JPH0248762A - コンピュータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 中央処理装置と、該中央処理装置からの制御によって処
理を実行する周辺装置とを有してなるコンピュータ・シ
ステムに関シ、 割り込み機能を有しない周辺装置を制御するＣＰＵのソ
フトウェアにかかる負担を小さくすることを目的とし、 中央処理装置と、該中央処理装置からの制御によって処
理を実行する周辺装置と、該周辺装置と前記中央処理装
置との間における情報のやりとりを仲介するインタフェ
ース装置とからなるコンピュータ・システムにおいて、
前記インタフェース装置は、各周辺装置に対応して設け
られたタイマ回路と割り込み発生回路とを有し、該タイ
マ回路の各々には対応する周辺装置に応じた計時時間が
設定され、該割り込み発生回路は、対応する前記タイマ
回路が前記中央処理装置によって起動されて前記計時時
間を計時すると、該中央処理装置に対して割り込み信号
を出力するように構成する。

〔産業上の利用分野〕

本発明は、中央処理装置と、該中央処理装置からの制御
によって処理を実行する周辺装置とを有してなるコンピ
ュータ・システムに関する。

コンピュータ・システムにおいては、中央処理装置（Ｃ
ＰＵ）の他に多数の周辺装置が接続される。そのため、
これらの周辺装置のコストダウンの要求があり、これら
の周辺装置、あるいは、これらの周辺装置とＣＰＵとを
接続するアダプタ装置には、中央処理装置（ＣＰＵ）に
対する割り込み機能を有しておらず、単にビジー（ＢＵ
ＳＹ）状態か否かを示すフラグを有するのみのものがあ
る。このような周辺装置あるいはアダプタ装置に対して
、中央処理装置（ＣＰＵ）は、該周辺装置あるいはアダ
プタ装置における処理時間に応じた所定の時間を計時し
てアクセスする必要がある。

例えば、割り込み機能を存するデータ入力装置は、該デ
ータ入力装置に一定量のデータが蓄積される毎にＣＰＵ
に対して割り込み信号を送信し、ＣＰＵはこの割り込み
信号を受は付けて該蓄積されたデータを中央へ転送する
。ところが、割り込み機能を有しておらず、単にビジー
（Ｂ　Ｕ　Ｓ　Ｙ）状態か否かを示すのみのデータ人力
装置に対しては、予め、ＣＰＵにおいて、該データ人力
装置に上記一定量のデータが蓄積されるであろう時間を
設定しておき、この時間毎に該データ入力装置に対して
アクセスする。

中央処理装置（ＣＰＵ）は、その内部にＣＰＵタイマと
称するタイマ機能を有しており、上記の計時のために、
ソフトウェアによってタイマを設定したり、解除したり
して時間監視をする必要があり、ソフトウェアにかかる
負担が増大する。

〔従来の技術、および発明が解決しようとする課題〕

従来、割り込み機能を持たない周辺装置、あるいはアダ
プタ装置を接続するコンピュータ・システムにおいては
、中央処理装置（ＣＰＵ）が、該周辺装置、あるいはア
ダプタ装置における処理時間等を認識して、適当なタイ
ミングで、これらの周辺装着、あるいはアダプタ装置に
対してアクセスする必要がある。そのため、従来、中央
処理装置（ＣＰＵ）は、ソフトウェアによって上記の処
理時間に対応した待ち時間を計時するためのタイマを設
定したり解除したりして時間監視をしていた。したがっ
て、ソフトウェアにかかる負担が増大するという問題が
あった。

本発明は上記の問題点に鑑み、なされたもので、割り込
み機能を有しない周辺装置を制御するＣＰＵのソフトウ
ェアにかかる負担の小さいコンピュータ・システムを提
供することを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の基本構成図である。本図において、１
は中央処理装置、２はインタフェース装置、３１，３□
、・・・３ｎ、は周辺装置、４１，４゜、・・・４ｎ。

はタイマ回路、そして、５１＋５２＋・・・５１．は割
り込み発生回路である。

中央処理装置１は、ソフトウェアによる命令を実行する
ことにより、システム全体を制御する。

周辺装置３１，３□、・・・３ｏは、前記中央処理装置
１からの制御によって処理を実行する。

インタフェース装置２は、上記周辺装置３ｎ。

３□、・・・３ｎ、と前記中央処理装置１との間におけ
る情報のやりとりを仲介する。

前記インタフェース装置２は、各周辺装置３１゜３□、
・・・３、に対応して設けられたタイマ回路４１゜４２
、・・・４ｎ、と割り込み発生回路５１＋５２＋・・・
５ｎとを有し、該タイマ回路４１＋４２＋・・・４ｏの
各々には対応する周辺装置３１＋３２＋・・・３ｎ、に
応じた計時時間・が設定され、該割り込み発生回路５　
ｌ＋　５２＋・・・５ｏは、対応する前記タイマ回路４
１＋４２＋・・・４ｎ。

が前記中央処理装置１によって起動されて前記計時時間
を計時すると、該中央処理装置１に対して割り込み信号
を出力する。

〔作　用〕

本発明によれば、周辺装置３８，３□１・・・３ｈが割
り込み機能を有しないときにも、該周辺装置３１＋３□
１・・・３ｎ、に対応して設けられたタイマ回路４ｎ。

４２、・・・４ｎ、によって、該周辺装置３１，３□、
・・・３゜の処理時間に応じた時間を計時し、対応する
割り込み発生回路５１＋５２＋・・・５ｏにより中央処
理装置１に対して割り込み信号が出力される。これによ
り、中央処理装置１は、各周辺装置３１．３□、・・・
３゜が割り込み機能を有する場合と同様に、上記割り込
み発生回路５＋＋５２＋・・・５ｎからの割り込み信号
を受けるまでは、該周辺装置３１＋３２＋・・・３ｎ。

の処理時間を意識することなく、すなわち、ソフトウェ
アによって該周辺装置３１，３□、・・・３ｎをアクセ
スするタイミングを計時する必要がなく、他の処理を実
行できる。したがって、ソフトウェアへの負担が軽減さ
れる。

〔実施例〕

第２図は本発明の実施例のコンピュータ・システムの概
略構成図である。

第２図において、１０はＣＰＵ、２０はＩ１０バス・ア
ダプタ、３０．．３０□はＩ１０アダプタ、６０、．６
０２は外部装置である。

外部装置６０．．６０□は、例えば、入出力装置であり
、Ｉ１０アダプタ３０．．３０□は、該外部装置６０．
，６０□の各々に対応して設けられ、該外部族［６０，
，６０２の各々と中央との間のインタフェース機能を有
するものである。

Ｉ１０バス・アダプタ２０は、一般に、ＣＰＵ１０側と
Ｉ１０アダプタ３０．．３０２側との間のバスの変換を
行なうものである。

第２図のＩ１０バス・アダプタ２０は第１図のインタフ
ェース回路２に対応し、Ｉ１０アダプタ３０１と外部装
置６０．が第１図の周辺装置３１に、Ｉ１０アダプタ３
０２と外部装置６０．が第１図の周辺装置３２に対応す
る。

第３図は、本発明の実施例の、より詳細な構成を示すも
のである。第３図においては、第２図のＩ１０アダプタ
３０．．３０２のうちの代表する１つをＩ／○アダプタ
３０、第２図の外部装置６０１゜６０２のうちの代表す
る１つ（上記Ｉ１０アダプタ３０に対応する）を外部装
置６０としている。

第３図のＣＰＵ１０内には、下位からの割り込み信号を
受は付ける割り込み制御口ｖ＠１１および下位に対して
命令を出力する命令実行回路１２が示され、Ｉ１０アダ
プタ３０内には、命令受付回路３１、データバッファ３
２、およびゲート回路３３が示されている。そして、Ｉ
１０バス・アダプタ２０内には命令受付回路２１、命令
実行回路２２、そして、本発明により設けられた、タイ
マ回路４０および割り込み発生回路５０が示されている
。

ＣＰＵｌ０からＩ１０アダプタ３０に対して第１の命令
が出力されると、ソフトウェアにより該ＣＰＵｌ０から
Ｉ１０バス・アダプタ２０内の該Ｉ１０アダプタ３０に
対応するタイマ回路４０に起動をかける。該タイマ回路
４０には、対応するＩ１０アダプタ３０における該第１
の命令に対する処理時間に応じた時間が設定されており
、タイマ回路４０は該設定時間が計時されると割り込み
発生回路５０に対して起動をかける。これにより、割り
込み発生回路５０はＣＰＵｌ０に対して割り込み信号を
送出する。

ＣＰＵｌ０は、上記割り込み信号を割り込み制御回路１
１における受は付けて割り込み処理を行ない、命令実行
回路１２を起動する。

これによ、す、該Ｉ１０アダプタ３０に対する第２の命
令が、命令実行回路１２から命令受付回路２１、そして
、命令実行回路２２へと伝達されてＩ１０アダプタ３０
の命令受付回路３１に入力される。

このとき、外部装置６０からＩ１０アダプタ３０のデー
タバッファ３２には、該第２の命令によってＣＰＵ１０
に転送されるべきデータがセットされており（前記タイ
マ回路４０における設定時間が、このように定められて
いるので）、命令受付回路３１から該第２の命令に対応
して出力されたゲート信号に応じて開となったゲート回
路３３を介して、上記のデータがＣＰＵ１０に転送され
る。

〔発明の効果〕

本発明によれば、割り込み機能を有しない周辺装置を制
御するＣＰＵのソフトウェアにかかる負担を小さくする
ことができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図は本発明の実施例のシステムの概略構成図、そし
て、 第３図は本発明の実施例の、より詳細な構成を示す図で
ある。 〔符号の説明〕 １．１０・・・中央処理装置（ＣＰＵ）、２・・・−（
７タフエース装置、 ３１＋３２＋〜３ｏ・・・周辺装置、 ４１＋４２＋〜４ｎ．４０−・・タイマ回路、５１＋５
２＋〜５ｎ．５０・・・割り込み発生回路、１１・・・
割り込み制御回路、１２・・・命令実行回路、２０・・
・Ｉ１０バス・アダプタ、 １・・・命令受付回路、　　　２２・・・命令実行回路
、０．３０．．３０．・・弓１０アダプタ、１・・・命
令受付回路、 ２・・・データバッファ、　　３３・・・ゲート回路、
０．６０．．６０．・・・外部装置。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置（１）と、該中央処理装置（１）から
   の制御によって処理を実行する周辺装置（３＿１、３＿
   ２、・・・３＿ｎ）と、該周辺装置（３＿１、３＿２、
   ・・・３＿ｎ）と前記中央処理装置（１）との間におけ
   る情報のやりとりを仲介するインタフェース装置（２）
   とからなるコンピュータ・システムにおいて、 前記インタフェース装置（２）は、各周辺装置（３＿１
   、３＿２、・・・３＿ｎ）に対応して設けられたタイマ
   回路（４＿１、４＿２、・・・４＿ｎ）と割り込み発生
   回路（５＿１、５＿２、・・・５＿ｎ）とを有し、該タ
   イマ回路（４＿１、４＿２、・・・４＿ｎ）の各々には
   対応する周辺装置（３＿１、３＿２、・・・３＿ｎ）に
   応じた計時時間が設定され、該割り込み発生回路（５＿
   １、５＿２、・・・５＿ｎ）は、対応する前記タイマ回
   路（４＿１、４＿２、・・・４＿ｎ）が前記中央処理装
   置（１）によって起動されて前記計時時間を計時すると
   、該中央処理装置（１）に対して割り込み信号を出力す
   ることを特徴とするコンピュータ・システム。