JPH05342154A - バスサイクル延長方式 - Google Patents
バスサイクル延長方式Info
- Publication number
- JPH05342154A JPH05342154A JP4145143A JP14514392A JPH05342154A JP H05342154 A JPH05342154 A JP H05342154A JP 4145143 A JP4145143 A JP 4145143A JP 14514392 A JP14514392 A JP 14514392A JP H05342154 A JPH05342154 A JP H05342154A
- Authority
- JP
- Japan
- Prior art keywords
- bus cycle
- peripheral device
- processing unit
- central processing
- signal
- Prior art date
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- Debugging And Monitoring (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】中央演算処理装置が周辺装置をアクセスするた
めのバスサイクル延長方式において、適切なバスサイク
ルを提供し、また周辺装置の異常によるバスサイクル延
長異常を検出して中央演算処理装置の処理能力を向上さ
せる。 【構成】周辺装置３をＣＰＵ１がアクセス可能を示すＲ
ＤＹ６またはアクセス不可を示すＷＡＩＴ５をバスサイ
クル延長回路２０が受信してＣＰＵ１へ周辺装置３がア
クセス可能または不可であることを示すＲＤＹ７として
通知する。またバスサイクル延長回路２０はＲＤＹ７を
監視する。
めのバスサイクル延長方式において、適切なバスサイク
ルを提供し、また周辺装置の異常によるバスサイクル延
長異常を検出して中央演算処理装置の処理能力を向上さ
せる。 【構成】周辺装置３をＣＰＵ１がアクセス可能を示すＲ
ＤＹ６またはアクセス不可を示すＷＡＩＴ５をバスサイ
クル延長回路２０が受信してＣＰＵ１へ周辺装置３がア
クセス可能または不可であることを示すＲＤＹ７として
通知する。またバスサイクル延長回路２０はＲＤＹ７を
監視する。
Description
【０００１】
【産業上の利用分野】本発明はバスサイクル延長方式に
関し、特に中央演算処理装置が周辺装置をアクセスする
ためのバスサイクル延長方式に関する。
関し、特に中央演算処理装置が周辺装置をアクセスする
ためのバスサイクル延長方式に関する。
【０００２】
【従来の技術】一般に中央演算処理装置が周辺装置をア
クセスする場合に周辺装置の動作が遅いときにはバスサ
イクルを引き延ばす必要がある。そして、中央演算処理
装置の処理時間を短縮するためにこの引き延ばすバスサ
イクルを必要最小限にすることが要望される。
クセスする場合に周辺装置の動作が遅いときにはバスサ
イクルを引き延ばす必要がある。そして、中央演算処理
装置の処理時間を短縮するためにこの引き延ばすバスサ
イクルを必要最小限にすることが要望される。
【０００３】図２は一般的なバスシステムのブロック
図、図３，図４は従来のバスサイクル延長方式の第１，
第２の例を示すブロック図である。
図、図３，図４は従来のバスサイクル延長方式の第１，
第２の例を示すブロック図である。
【０００４】図３に示すバスサイクル延長回路２１で
は、図１に示す周辺装置３１，〜３ｎのいずれからこの
周辺装置３をアクセス可能であることを示すレディ信号
（以下ＲＤＹ）６とバスサイクル開始信号（以下ＢＳ
Ｔ）９、およびタイマ（以下ＴＭ）１０からの割込信号
（以下ＩＮＴ）８をフリップフロップ（以下ＦＦ）１１
のクロック端子（以下ＣＫ），リセット（以下Ｒ）、お
よびスタート端子（以下Ｓ）に入力し、ＦＦ１１の出力
端子（以下Ｑ）からＲＤＹ７を図２に示す中央演算処理
装置（以下ＣＰＵ）１へ出力すると共にＲＤＹ７をＴＭ
１０のカウント動作制御信号に使用する。ＩＮＴ８はＴ
Ｍ１０のタイムアウトを示しＣＰＵ１に出力される。
は、図１に示す周辺装置３１，〜３ｎのいずれからこの
周辺装置３をアクセス可能であることを示すレディ信号
（以下ＲＤＹ）６とバスサイクル開始信号（以下ＢＳ
Ｔ）９、およびタイマ（以下ＴＭ）１０からの割込信号
（以下ＩＮＴ）８をフリップフロップ（以下ＦＦ）１１
のクロック端子（以下ＣＫ），リセット（以下Ｒ）、お
よびスタート端子（以下Ｓ）に入力し、ＦＦ１１の出力
端子（以下Ｑ）からＲＤＹ７を図２に示す中央演算処理
装置（以下ＣＰＵ）１へ出力すると共にＲＤＹ７をＴＭ
１０のカウント動作制御信号に使用する。ＩＮＴ８はＴ
Ｍ１０のタイムアウトを示しＣＰＵ１に出力される。
【０００５】ＦＦ１１は周辺装置３からのＢＳＴ９によ
りＲＤＹ７をインアクティブにしてバスサイクルの延長
動作をすると同時にＴＭ１０を起動する。ＦＦ１１はＲ
ＤＹ６を受信するとＲＤＹ７をアクティブにしてバスサ
イクルの延長動作を解除すると同時にＴＭ１０を止め
る。
りＲＤＹ７をインアクティブにしてバスサイクルの延長
動作をすると同時にＴＭ１０を起動する。ＦＦ１１はＲ
ＤＹ６を受信するとＲＤＹ７をアクティブにしてバスサ
イクルの延長動作を解除すると同時にＴＭ１０を止め
る。
【０００６】ここで、アクセスした周辺装置３が障害の
ためのＴＭ１０がタイムアウトするまでＲＤＹ６を受信
できないとき、ＴＭ１０はＩＮＴ８をＣＰＵ１に出力
し、ＲＤＹ７をアクティブにしてバスサイクルの延長動
作を解除する。
ためのＴＭ１０がタイムアウトするまでＲＤＹ６を受信
できないとき、ＴＭ１０はＩＮＴ８をＣＰＵ１に出力
し、ＲＤＹ７をアクティブにしてバスサイクルの延長動
作を解除する。
【０００７】次に、図４に示すバスサイクル延長回路２
２では、中央演算処理装置動作クロック信号（以下ＣＬ
Ｋ）１３と周辺装置アクセス信号（以下ＡＣＳ）１２を
シフトレジスタ（以下ＳＦＴ）１５の端子ＣＫとＲに入
力し、ＳＦＴ１５の各出力タップからの出力信号（以下
Ｑ１，〜Ｑｎ）をセレクタ（以下ＳＥＬ）１６に入力す
る。ＣＰＵの制御バス４と接続されるレジスタ（以下Ｒ
ＥＧ）１４にはバスサイクル延長値が設定される。ＲＥ
Ｇ１４の内容によりＳＥＬ１６はＳＦＴ１５のＱ１，〜
Ｑｎの１つを選択出力する。
２では、中央演算処理装置動作クロック信号（以下ＣＬ
Ｋ）１３と周辺装置アクセス信号（以下ＡＣＳ）１２を
シフトレジスタ（以下ＳＦＴ）１５の端子ＣＫとＲに入
力し、ＳＦＴ１５の各出力タップからの出力信号（以下
Ｑ１，〜Ｑｎ）をセレクタ（以下ＳＥＬ）１６に入力す
る。ＣＰＵの制御バス４と接続されるレジスタ（以下Ｒ
ＥＧ）１４にはバスサイクル延長値が設定される。ＲＥ
Ｇ１４の内容によりＳＥＬ１６はＳＦＴ１５のＱ１，〜
Ｑｎの１つを選択出力する。
【０００８】ＣＰＵ１が周辺装置３をアクセスするとＲ
ＤＹ７がインアクティブになりバスサイクルを延長す
る。そしてＴＭ１０を起動する。周辺装置３からのこの
周辺装置３をアクセス不可であることを示すウェイト信
号（以下ＷＡＩＴ）５が入力されている間、ＲＤＹ７は
インアクティブのままである。ＷＡＩＴ５が入力されな
ければ、ＲＥＧ１４に設定された時間になるとＲＤＹ７
がアクティブになる。ＴＭ１０はＲＤＹ７がアクティブ
になったとき止まる。
ＤＹ７がインアクティブになりバスサイクルを延長す
る。そしてＴＭ１０を起動する。周辺装置３からのこの
周辺装置３をアクセス不可であることを示すウェイト信
号（以下ＷＡＩＴ）５が入力されている間、ＲＤＹ７は
インアクティブのままである。ＷＡＩＴ５が入力されな
ければ、ＲＥＧ１４に設定された時間になるとＲＤＹ７
がアクティブになる。ＴＭ１０はＲＤＹ７がアクティブ
になったとき止まる。
【０００９】ここで、アクセスした周辺装置３が障害の
ためＴＭ１０がタイムアウトするまでＷＡＩＴ５を受信
し続けバスサイクルが延長されているときＴＭ１０はＩ
ＮＴ８をＣＰＵ１に出力し、ＲＤＹ７をアクティブして
バスサイクルの延長動作を解除する。
ためＴＭ１０がタイムアウトするまでＷＡＩＴ５を受信
し続けバスサイクルが延長されているときＴＭ１０はＩ
ＮＴ８をＣＰＵ１に出力し、ＲＤＹ７をアクティブして
バスサイクルの延長動作を解除する。
【００１０】
【発明が解決しようとする課題】この第１の従来例のバ
スサイクル延長方式では、周辺装置の存在しない領域に
対してアクセスを行う毎にタイマがタイムアウトしてし
まう問題点があった。
スサイクル延長方式では、周辺装置の存在しない領域に
対してアクセスを行う毎にタイマがタイムアウトしてし
まう問題点があった。
【００１１】また第２の従来例のバスサイクル延長方式
では、レジスタには最も動作の遅い周辺装置に合わせた
バスサイクル延長値を設定しなければならないため、動
作の早い周辺装置のアクセス時間に無駄が生じてしまう
という問題点があった。
では、レジスタには最も動作の遅い周辺装置に合わせた
バスサイクル延長値を設定しなければならないため、動
作の早い周辺装置のアクセス時間に無駄が生じてしまう
という問題点があった。
【００１２】
【課題を解決するための手段】本発明のバスサイクル延
長方式は、中央演算処理装置が周辺装置をアクセスする
ためのバスサイクル延長方式において、前記中央演算処
理装置が前記周辺装置をアクセスする時のバスサイクル
最大値を設定する第１の手段と、前記中央演算処理装置
が前記周辺装置をアクセスするときに前記中央演算処理
装置に対して前記バスサイクル最大値の間バスサイクル
を延長する第２の手段と、前記中央演算処理装置が前記
周辺装置をアクセスするときに前記周辺装置からのレデ
ィ信号により前記中央演算処理装置に対してバスサイク
ル延長を解除する第３の手段と、前記中央演算処理装置
が前記周辺装置をアクセスするときに前記周辺装置から
のウェイト信号により前記中央演算処理装置に対して前
記バスサイクル最大値を超えてバスサイクルを延長する
第４の手段と、前記ウェイト信号の異常を検出したとき
前記中央演算処理装置に対して前記バスサイクル延長を
解除して割込信号を送出する第５の手段とを備えること
を特徴とする。
長方式は、中央演算処理装置が周辺装置をアクセスする
ためのバスサイクル延長方式において、前記中央演算処
理装置が前記周辺装置をアクセスする時のバスサイクル
最大値を設定する第１の手段と、前記中央演算処理装置
が前記周辺装置をアクセスするときに前記中央演算処理
装置に対して前記バスサイクル最大値の間バスサイクル
を延長する第２の手段と、前記中央演算処理装置が前記
周辺装置をアクセスするときに前記周辺装置からのレデ
ィ信号により前記中央演算処理装置に対してバスサイク
ル延長を解除する第３の手段と、前記中央演算処理装置
が前記周辺装置をアクセスするときに前記周辺装置から
のウェイト信号により前記中央演算処理装置に対して前
記バスサイクル最大値を超えてバスサイクルを延長する
第４の手段と、前記ウェイト信号の異常を検出したとき
前記中央演算処理装置に対して前記バスサイクル延長を
解除して割込信号を送出する第５の手段とを備えること
を特徴とする。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のバスサイクル延長方式の一実施例を
示すバスサイクル延長回路のブロック図である。
る。図１は本発明のバスサイクル延長方式の一実施例を
示すバスサイクル延長回路のブロック図である。
【００１４】本実施例のバスサイクル延長回路２０はＣ
ＰＵ１の制御バス４に接続されたＲＥＧ１４と、それぞ
れ端子ＣＫにＲＤＹ６，ＷＡＩＴ５を入力するＦＦ１
７，１８と、ＳＦＴ１５と、ＳＥＬ１６と、ＴＭ１０
と、ＦＦ１７のＱとＦＦ１８のＱとを入力するオアゲー
ト（以下ＯＲ）３０と、ＯＲ３０の出力とＡＣＳ１２と
を入力とするアンドゲート（以下ＡＮＤ）３１と、ＡＮ
Ｄ３１の出力とＡＣＳ１２の反転値とを入力するとＯＲ
３２と、ＳＥＬ１６の出力の反転値とＡＣＳ１２とを入
力とするＡＮＤ３３と、ＷＡＩＴ５とＩＮＴ８の反転値
とを入力とするＡＮＤ３４と、ＡＮＤ３３とＡＮＤ３４
との出力を入力とするノアゲート（以下ＮＯＲ）３５と
からなる。
ＰＵ１の制御バス４に接続されたＲＥＧ１４と、それぞ
れ端子ＣＫにＲＤＹ６，ＷＡＩＴ５を入力するＦＦ１
７，１８と、ＳＦＴ１５と、ＳＥＬ１６と、ＴＭ１０
と、ＦＦ１７のＱとＦＦ１８のＱとを入力するオアゲー
ト（以下ＯＲ）３０と、ＯＲ３０の出力とＡＣＳ１２と
を入力とするアンドゲート（以下ＡＮＤ）３１と、ＡＮ
Ｄ３１の出力とＡＣＳ１２の反転値とを入力するとＯＲ
３２と、ＳＥＬ１６の出力の反転値とＡＣＳ１２とを入
力とするＡＮＤ３３と、ＷＡＩＴ５とＩＮＴ８の反転値
とを入力とするＡＮＤ３４と、ＡＮＤ３３とＡＮＤ３４
との出力を入力とするノアゲート（以下ＮＯＲ）３５と
からなる。
【００１５】続いて本実施例の動作について説明する。
本実施例のバスサイクル延長回路２０は周辺装置３がＷ
ＡＩＴ５，ＲＤＹ６をＦＦ１７，１８で受信し、ＣＰＵ
１からＢＳＴ９，ＡＣＳ１２，ＣＬＫ１３を受信してＲ
ＤＹ７とＩＮＴ８をＣＰＵ１へ送信する。
本実施例のバスサイクル延長回路２０は周辺装置３がＷ
ＡＩＴ５，ＲＤＹ６をＦＦ１７，１８で受信し、ＣＰＵ
１からＢＳＴ９，ＡＣＳ１２，ＣＬＫ１３を受信してＲ
ＤＹ７とＩＮＴ８をＣＰＵ１へ送信する。
【００１６】ＣＰＵ１の制御バス４と接続されているＲ
ＥＧ１４にはアクセス開始からＷＡＩＴ５を出力するの
が最も遅い周辺装置３からのＷＡＩＴ５を受信するに必
要な時間である最大待ち時間が設定されている。ＳＦＴ
１５はＣＬＫ１３により順次各出力タップの出力Ｑ１，
〜Ｑｋ，〜Ｑｎをアクティブにする。ＳＥＬ１６はＲＥ
Ｇ１４の設定値に応じてＳＦＴ１５の出力Ｑ１，〜Ｑｎ
の内の１つを選択出力する。ＲＤＹ７はＳＥＬ１６の出
力とＷＡＩＴ５とＡＣＳ１２とＩＮＴ８とからＡＮＤ３
３，３４，ＮＯＲ３５を介して作成される。
ＥＧ１４にはアクセス開始からＷＡＩＴ５を出力するの
が最も遅い周辺装置３からのＷＡＩＴ５を受信するに必
要な時間である最大待ち時間が設定されている。ＳＦＴ
１５はＣＬＫ１３により順次各出力タップの出力Ｑ１，
〜Ｑｋ，〜Ｑｎをアクティブにする。ＳＥＬ１６はＲＥ
Ｇ１４の設定値に応じてＳＦＴ１５の出力Ｑ１，〜Ｑｎ
の内の１つを選択出力する。ＲＤＹ７はＳＥＬ１６の出
力とＷＡＩＴ５とＡＣＳ１２とＩＮＴ８とからＡＮＤ３
３，３４，ＮＯＲ３５を介して作成される。
【００１７】ＴＭ１０はＲＤＹ７を監視しており、ＲＤ
Ｙ７がインアクティブの間カウントし続け、タイムアウ
トするとＩＮＴ８をアクティブにする。ＦＦ１７，１８
は端子Ｒに入力されるＢＳＴ９がアクティブのときセッ
トされ、ＦＦ１７はＲＤＹ６がインアクティブからアク
ティブになった時にアクティブになり、ＦＦ１８はＷＡ
ＩＴ５がアクティブからインアクティブになった時にア
クティブになる。
Ｙ７がインアクティブの間カウントし続け、タイムアウ
トするとＩＮＴ８をアクティブにする。ＦＦ１７，１８
は端子Ｒに入力されるＢＳＴ９がアクティブのときセッ
トされ、ＦＦ１７はＲＤＹ６がインアクティブからアク
ティブになった時にアクティブになり、ＦＦ１８はＷＡ
ＩＴ５がアクティブからインアクティブになった時にア
クティブになる。
【００１８】ＳＦＴ１５はＡＣＳ１２がアクティブで、
かつＦＦ１７または１８の出力ＱがアクティブのときＯ
Ｒ３０，ＡＮＤ３１を介してリセットされる。またＡＣ
Ｓ１２がインアクティブ、すなわち周辺装置３をアクセ
スしていないときもＯＲ３２を介してＳＦＴ１５はリセ
ットされる。
かつＦＦ１７または１８の出力ＱがアクティブのときＯ
Ｒ３０，ＡＮＤ３１を介してリセットされる。またＡＣ
Ｓ１２がインアクティブ、すなわち周辺装置３をアクセ
スしていないときもＯＲ３２を介してＳＦＴ１５はリセ
ットされる。
【００１９】以上の説明から明らかなように本実施例で
は、周辺装置３のアクセス時にＲＤＹ６を受信すると直
ちにＲＤＹ７がアクティブになってバスサイクル延長動
作を解除する。また周辺装置３のアクセス時にＷＡＩＴ
５を受信している間、ＲＤＹ７はインアクティブとなっ
てバスサイクルを延長するが、ＴＭ１０がタイムアウト
するとＲＤＹ７はアクティブになってバスサイクル延長
動作を解除する。さらに周辺装置３のアクセス時にＲＤ
Ｙ６またはＷＡＩＴ５を受信しない場合にはＢＳＴ９を
受信してからＲＥＧ１４に設定した最大待ち時間後にＲ
ＤＹ７がアクティブになってバスサイクル延長動作を解
除する。
は、周辺装置３のアクセス時にＲＤＹ６を受信すると直
ちにＲＤＹ７がアクティブになってバスサイクル延長動
作を解除する。また周辺装置３のアクセス時にＷＡＩＴ
５を受信している間、ＲＤＹ７はインアクティブとなっ
てバスサイクルを延長するが、ＴＭ１０がタイムアウト
するとＲＤＹ７はアクティブになってバスサイクル延長
動作を解除する。さらに周辺装置３のアクセス時にＲＤ
Ｙ６またはＷＡＩＴ５を受信しない場合にはＢＳＴ９を
受信してからＲＥＧ１４に設定した最大待ち時間後にＲ
ＤＹ７がアクティブになってバスサイクル延長動作を解
除する。
【００２０】
【発明の効果】以上説明したように本発明のバスサイク
ル延長方式は、周辺装置が存在する領域へのアクセス時
は必要十分なバスサイクルの提供ができ、周辺装置が存
在しない領域へのアクセスまたは一時的に周辺装置が不
在時のアクセスにおいては必要最小限のバスサイクルの
提供が可能であり、また周辺装置の異常によるバスサイ
クル延長異常が検出できるので、中央演算処理装置の処
理能力を向上させることができるという効果を有する。
ル延長方式は、周辺装置が存在する領域へのアクセス時
は必要十分なバスサイクルの提供ができ、周辺装置が存
在しない領域へのアクセスまたは一時的に周辺装置が不
在時のアクセスにおいては必要最小限のバスサイクルの
提供が可能であり、また周辺装置の異常によるバスサイ
クル延長異常が検出できるので、中央演算処理装置の処
理能力を向上させることができるという効果を有する。
【図１】本発明のバスサイクル延長方式の一実施例を示
すバスサイクル延長回路のブロック図である。
すバスサイクル延長回路のブロック図である。
【図２】一般的なバスシステムのブロック図である。
【図３】従来のバスサイクル延長方式の第１の例を示す
ブロック図である。
ブロック図である。
【図４】従来のバスサイクル延長方式の第２の例を示す
ブロック図である。
ブロック図である。
１ 中央演算処理装置（ＣＰＵ） ２，２０，２１，２２ バスサイクル延長回路 ３，３１，〜３ｎ 周辺装置 ４ 制御バス ５ ウェイト信号（ＷＡＩＴ） ６，７ レディ信号（ＲＤＹ） ８ 割込信号（ＩＮＴ） ９ バスサイクル開始信号（ＢＳＴ） １０ タイマ（ＴＭ） １１，１７，１８ フリップフロップ（ＦＦ） １２ 周辺装置アクセス信号（ＡＣＳ） １３ 中央演算処理装置動作クロック（ＣＬＫ） １４ レジスタ（ＲＥＧ） １５ シフトレジスタ（ＳＦＴ） １６ セレクタ（ＳＥＬ） ３０，３２ オアゲート（ＯＲ） ３１，３３，３４ アンドゲート（ＡＮＤ） ３５ ノアゲート（ＮＯＲ）
Claims (1)
- 【請求項１】 中央演算処理装置が周辺装置をアクセス
するためのバスサイクル延長方式において、前記中央演
算処理装置が前記周辺装置をアクセスする時のバスサイ
クル最大値を設定する第１の手段と、前記中央演算処理
装置が前記周辺装置をアクセスするときに前記中央演算
処理装置に対して前記バスサイクル最大値の間バスサイ
クルを延長する第２の手段と、前記中央演算処理装置が
前記周辺装置をアクセスするときに前記周辺装置からの
レディ信号により前記中央演算処理装置に対してバスサ
イクル延長を解除する第３の手段と、前記中央演算処理
装置が前記周辺装置をアクセスするときに前記周辺装置
からのウェイト信号により前記中央演算処理装置に対し
て前記バスサイクル最大値を超えてバスサイクルを延長
する第４の手段と、前記ウェイト信号の異常を検出した
とき前記中央演算処理装置に対して前記バスサイクル延
長を解除して割込信号を送出する第５の手段とを備える
ことを特徴とするバスサイクル延長方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145143A JPH05342154A (ja) | 1992-06-05 | 1992-06-05 | バスサイクル延長方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145143A JPH05342154A (ja) | 1992-06-05 | 1992-06-05 | バスサイクル延長方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342154A true JPH05342154A (ja) | 1993-12-24 |
Family
ID=15378415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4145143A Withdrawn JPH05342154A (ja) | 1992-06-05 | 1992-06-05 | バスサイクル延長方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342154A (ja) |
-
1992
- 1992-06-05 JP JP4145143A patent/JPH05342154A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |