JPS6189769A - イメ−ジデ−タ処理装置 - Google Patents
イメ−ジデ−タ処理装置Info
- Publication number
- JPS6189769A JPS6189769A JP59211631A JP21163184A JPS6189769A JP S6189769 A JPS6189769 A JP S6189769A JP 59211631 A JP59211631 A JP 59211631A JP 21163184 A JP21163184 A JP 21163184A JP S6189769 A JPS6189769 A JP S6189769A
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- JP
- Japan
- Prior art keywords
- counter
- memory
- output
- value
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Processing Or Creating Images (AREA)
- Storing Facsimile Image Data (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、イメージデータ処理装置のメモリ誤り検出回
路に関する。ここで「イメージデータ」とは画像情報を
ディジタル化したデータをいう。
路に関する。ここで「イメージデータ」とは画像情報を
ディジタル化したデータをいう。
従来例イメージデータ処理装置のメモリアクセスの誤り
検出回路では、パリティ検出手段でメモリの不正アクセ
スの監視が行われ、誤りが検出されるとただちにメモリ
異常に判断されていた。
検出回路では、パリティ検出手段でメモリの不正アクセ
スの監視が行われ、誤りが検出されるとただちにメモリ
異常に判断されていた。
しかし、イメージデータのような冗長性を有するデータ
を扱う場合に、ただ−回のメモリ不正アクセスが装置に
与える影響は小さく、一度の不正アクセスをもってメモ
リ異常と判断する必要はなく、従来例装置のようにただ
「１」回のメモリ不正アクセスの発生でメモリ異常と判
断し、リトライ処理およびシステムアラーム処理を実行
させると装置の効率が低下する欠点があった。
を扱う場合に、ただ−回のメモリ不正アクセスが装置に
与える影響は小さく、一度の不正アクセスをもってメモ
リ異常と判断する必要はなく、従来例装置のようにただ
「１」回のメモリ不正アクセスの発生でメモリ異常と判
断し、リトライ処理およびシステムアラーム処理を実行
させると装置の効率が低下する欠点があった。
本発明はこのような欠点を解決し、イメージデータの冗
長性を利用し、メモリ異常による装置の効率低下を軽減
させることのできるイメージデータ処理装置を提供する
ことを目的とする。
長性を利用し、メモリ異常による装置の効率低下を軽減
させることのできるイメージデータ処理装置を提供する
ことを目的とする。
本発明は、イメージ情報を格納するメモリと、このメモ
リヘの不正アクセスを検出する検出手段と、上記メモリ
の不正アクセスの検出結果を出力する異常信号出力端子
とを含むイメージデータ処理装置で、前述の問題点を解
決するための手段として、上記検出信号で検出された不
正アクセス回数を計数する第一〇カウンタと、この第一
〇カウンタの出力値と予め定められた第一の値とを比較
し、この比較結果出力が上記異常信号出力端子に接続さ
れた第一の比較手段と、上記メモリのアクセス回数を計
数する第二のカウンタと、この第二のカウンタの出力値
と予め定められた第二の値とを比較し、この比較結果出
力が上記第一のカウンタおよび上記第二の力うンタとの
初期化人力に接続された第二の比較手段とを備えたこと
を特徴とする。
リヘの不正アクセスを検出する検出手段と、上記メモリ
の不正アクセスの検出結果を出力する異常信号出力端子
とを含むイメージデータ処理装置で、前述の問題点を解
決するための手段として、上記検出信号で検出された不
正アクセス回数を計数する第一〇カウンタと、この第一
〇カウンタの出力値と予め定められた第一の値とを比較
し、この比較結果出力が上記異常信号出力端子に接続さ
れた第一の比較手段と、上記メモリのアクセス回数を計
数する第二のカウンタと、この第二のカウンタの出力値
と予め定められた第二の値とを比較し、この比較結果出
力が上記第一のカウンタおよび上記第二の力うンタとの
初期化人力に接続された第二の比較手段とを備えたこと
を特徴とする。
第一〇カウンタの初期状態は「０」であり、検出手段で
検出された不正アクセス回数が計数される。第一の比較
手段では第一のカウンタの出力値と予め定められた値ｒ
ＭＪとの大小関係が比較され、両者が等しい値になった
ときに異常信号出力端子に信号が出力される。
検出された不正アクセス回数が計数される。第一の比較
手段では第一のカウンタの出力値と予め定められた値ｒ
ＭＪとの大小関係が比較され、両者が等しい値になった
ときに異常信号出力端子に信号が出力される。
第二のカウンタでの初期状態は「０」であり、メモリの
アクセス回数が計数される。第二の比較手段では第二の
カウンタの出力値と予め定められた値ｒＮＪとの大小関
係が比較され、両者が等しい値になったときに、第一の
カウンタおよび第二カウンタは初期状態にクリアされる
。
アクセス回数が計数される。第二の比較手段では第二の
カウンタの出力値と予め定められた値ｒＮＪとの大小関
係が比較され、両者が等しい値になったときに、第一の
カウンタおよび第二カウンタは初期状態にクリアされる
。
ｒＭＪおよびｒＮＪＯ値はイメージデータの有する冗長
度により決定されるもので、「Ｎ」回のメモリリード時
にｒＭＪ回の不正アクセスの発生はメモリ異常に判定さ
れる。
度により決定されるもので、「Ｎ」回のメモリリード時
にｒＭＪ回の不正アクセスの発生はメモリ異常に判定さ
れる。
′（実施例〕
以下、本発明実施例回路を図面に基づいて説明する。
第１図はこの実施例装置の構成を示すプロ・ツク構成図
である。第２図はこの実施例装置がメモリリード動作時
にパリティエラーが発生しない場合の各部の動作を示す
タイムチャートである。第３図は、この実施例装置がメ
モリリード動作時にパリティエラーが第「２」回目のリ
ード動作時に発生した場合の各部の動作を示すタイムチ
ャートである。第４図は、この実施例装置がメモリリー
ド動作時にパリティエラーが第「１」回目のリード動作
時と第「２」回目のリード動作時とに発生した場合の各
部の動作を示すタイムチャードである。
である。第２図はこの実施例装置がメモリリード動作時
にパリティエラーが発生しない場合の各部の動作を示す
タイムチャートである。第３図は、この実施例装置がメ
モリリード動作時にパリティエラーが第「２」回目のリ
ード動作時に発生した場合の各部の動作を示すタイムチ
ャートである。第４図は、この実施例装置がメモリリー
ド動作時にパリティエラーが第「１」回目のリード動作
時と第「２」回目のリード動作時とに発生した場合の各
部の動作を示すタイムチャードである。
ここで、第２図ないし第４図に用いられている符号は第
１図に用いられている符号に対応する。
１図に用いられている符号に対応する。
次に、この実施例装置の構成を第１図に基づいて説明す
る。この実施例装置は、イメージメモリ１と、パリティ
エラー検出回路２と、第一カウンタ６と、第一コンパレ
ータ７と、第二カウンタ１１と、第二コンパレータ１２
と、ストローブ信号入力端子１６と、異常信号出力端子
１８と、データ出力端子１７とを備える。
る。この実施例装置は、イメージメモリ１と、パリティ
エラー検出回路２と、第一カウンタ６と、第一コンパレ
ータ７と、第二カウンタ１１と、第二コンパレータ１２
と、ストローブ信号入力端子１６と、異常信号出力端子
１８と、データ出力端子１７とを備える。
ストローブ信号入力端子はイメージメモリ１のストロー
ブ信号入力と、パリティエラー検出回路２のストローブ
信号入力と第二カウンタ１１のストローブ信号入力とに
接続される。イメージメモリ１の出力はデータ出力端子
１７とパリティエラー検出回路２のデータ入力に接続さ
れる。パリティエラー検出回路２の出力は第一カウンタ
６の第一の入力に接続され、第一カウンタ６の出力はコ
ンパレータ７の第一の入力に接続される。図示されてい
ない設定手段の出力は第一コンパレータ７の第二の入力
に接続され、第一コンパレータ７の出力は異常信号出力
端子１Ｂに接続される。
ブ信号入力と、パリティエラー検出回路２のストローブ
信号入力と第二カウンタ１１のストローブ信号入力とに
接続される。イメージメモリ１の出力はデータ出力端子
１７とパリティエラー検出回路２のデータ入力に接続さ
れる。パリティエラー検出回路２の出力は第一カウンタ
６の第一の入力に接続され、第一カウンタ６の出力はコ
ンパレータ７の第一の入力に接続される。図示されてい
ない設定手段の出力は第一コンパレータ７の第二の入力
に接続され、第一コンパレータ７の出力は異常信号出力
端子１Ｂに接続される。
第二カウンタ１１の出力は第二コンパレータ１２の入力
に接続される。図示されていない設定手段の出力は第二
コンパレータ１２の第二の入力に接続され、第二コンパ
レータ１２の出力は第一カウンタ６の第二の入力と第二
カウンタ１１の第二の入力に接続される。
に接続される。図示されていない設定手段の出力は第二
コンパレータ１２の第二の入力に接続され、第二コンパ
レータ１２の出力は第一カウンタ６の第二の入力と第二
カウンタ１１の第二の入力に接続される。
次に、この実施例装置の動作を第１図ないし第４図に基
づいて説明する。
づいて説明する。
パリティエラー検出回路２では、接続線４を介して与え
られるメモリリードストローブ信号のタイミングに従っ
て接続線３を介してイメージデータメモリ１から出力さ
れるデータのパリティチェックが行われ、その結果とし
てパリティ異常が検出されたときに出力線５にパリティ
エラーパルスが出力される。カウンタ６はパリティ検出
回路２の出力線５に出力されるパリティエラーパルスを
計数するアップカウンタでその初期状態では計数（直が
１０」にクリアされている。コンパレータ７では接続線
８を介して与えられるカウンタ６の出力値と接続線９を
介して与えられる予め定められた値「Ｍ」 （ただし、
Ｍ≧２とする。）との大小関係が比較され両者が等しい
値のとき出力線１ｏにオン信号が出力される。
られるメモリリードストローブ信号のタイミングに従っ
て接続線３を介してイメージデータメモリ１から出力さ
れるデータのパリティチェックが行われ、その結果とし
てパリティ異常が検出されたときに出力線５にパリティ
エラーパルスが出力される。カウンタ６はパリティ検出
回路２の出力線５に出力されるパリティエラーパルスを
計数するアップカウンタでその初期状態では計数（直が
１０」にクリアされている。コンパレータ７では接続線
８を介して与えられるカウンタ６の出力値と接続線９を
介して与えられる予め定められた値「Ｍ」 （ただし、
Ｍ≧２とする。）との大小関係が比較され両者が等しい
値のとき出力線１ｏにオン信号が出力される。
カウンタ１１は接続線４を介して与えられるメモリリー
ドストローブ信号を計数するアップカウンタで、その初
期状態は「０」にクリアされている。
ドストローブ信号を計数するアップカウンタで、その初
期状態は「０」にクリアされている。
コンパレータ１２は接続線１３を介して与えられるカウ
ンタ１１の出力値と接続線１４とを介して与えられる予
め定められた値「Ｎ」 （ただし、Ｎ＞２とする。）と
の大小関係が比較され、両者が等しい値のとき出力線１
５にオン信号が出力される。この出力線１５はカウンタ
６およびカウンタ１１に与えられており、カウンタ６お
よびカウンタ１１はこの出力線１５上の信号がオン状態
になったときにカウンタ値が「０」にクリアされる。
ンタ１１の出力値と接続線１４とを介して与えられる予
め定められた値「Ｎ」 （ただし、Ｎ＞２とする。）と
の大小関係が比較され、両者が等しい値のとき出力線１
５にオン信号が出力される。この出力線１５はカウンタ
６およびカウンタ１１に与えられており、カウンタ６お
よびカウンタ１１はこの出力線１５上の信号がオン状態
になったときにカウンタ値が「０」にクリアされる。
すなわち、メモリリード動作時にパリティエラーが発生
しない場合では、（第２図参照）イメージデータメモリ
１のリード動作が行われると、第１１」回目のリード動
作で発生するメモリリードストローブ信号でカウンタ１
１はカウントアツプされてその計数値が「０」から１１
」に変化する。
しない場合では、（第２図参照）イメージデータメモリ
１のリード動作が行われると、第１１」回目のリード動
作で発生するメモリリードストローブ信号でカウンタ１
１はカウントアツプされてその計数値が「０」から１１
」に変化する。
このときカウンタ１１の出力線１３トの計数値は「１」
であるので、コンパレータ１２の出力線１５上の信号は
オフ状態のままである。次に、第１２ｊ回目のリード動
作で発生ずるメモリリードストローブ信号でカウンター
１は同様にカウントアツプされて、その計数値が「１」
から［２−１に変化する。このときでもコンパレータ１
２の出力線１５」二の信号はオフ状態であり、同様にカ
ウンター１はリード動作毎に発生ずるメモリリードスト
ローブ信号毎に順次カウントアツプされる。カウンター
１の出力線１３上の信号値がｒＮＪになると、コンパレ
ータ１２の出力線１５−トの信号はオン状態になり、カ
ウンター１は「０」にクリアされる。一方、カウンタ６
はパリティエラーが発生しないのでその計数値はｒＯＪ
のままであり、コンパレータ７の出力綿１ｏ上の信号も
オフ状態が保たれる。
であるので、コンパレータ１２の出力線１５上の信号は
オフ状態のままである。次に、第１２ｊ回目のリード動
作で発生ずるメモリリードストローブ信号でカウンター
１は同様にカウントアツプされて、その計数値が「１」
から［２−１に変化する。このときでもコンパレータ１
２の出力線１５」二の信号はオフ状態であり、同様にカ
ウンター１はリード動作毎に発生ずるメモリリードスト
ローブ信号毎に順次カウントアツプされる。カウンター
１の出力線１３上の信号値がｒＮＪになると、コンパレ
ータ１２の出力線１５−トの信号はオン状態になり、カ
ウンター１は「０」にクリアされる。一方、カウンタ６
はパリティエラーが発生しないのでその計数値はｒＯＪ
のままであり、コンパレータ７の出力綿１ｏ上の信号も
オフ状態が保たれる。
また、メモリリード動作時にパリティエラーが第「２」
回目のリード動作時に発生した場合には（第３図参照）
、イメージデータメモリーのり−ド動作が行われると、
カウンター１およびコンパレータ１２は前記の動作と同
様の動作をする。一方、カウンタ６は第「２」回目のリ
ード動作時に起こるパリティエラーによりカウントアツ
プされ、その計数値は「０」から「１」に変化する。こ
のときカウンタ６の出力綿８上の計数値ばｒｌＪである
ので、コンパレータ７の出力線１０上の信号はオフ状態
に保たれる。そして、第ｒＮＪ伺目のメモリリードスト
ローブ信号でカウンタ１１とコンパレータ１２の作用に
より出力線１５に発生ずるカウンタクリアパルスにより
カウンタ６は「０」にクリアされる。したがって、第「
２」回目のリード動作時に発生したパリティエラーは許
容され、メモリ異常と判定されない。
回目のリード動作時に発生した場合には（第３図参照）
、イメージデータメモリーのり−ド動作が行われると、
カウンター１およびコンパレータ１２は前記の動作と同
様の動作をする。一方、カウンタ６は第「２」回目のリ
ード動作時に起こるパリティエラーによりカウントアツ
プされ、その計数値は「０」から「１」に変化する。こ
のときカウンタ６の出力綿８上の計数値ばｒｌＪである
ので、コンパレータ７の出力線１０上の信号はオフ状態
に保たれる。そして、第ｒＮＪ伺目のメモリリードスト
ローブ信号でカウンタ１１とコンパレータ１２の作用に
より出力線１５に発生ずるカウンタクリアパルスにより
カウンタ６は「０」にクリアされる。したがって、第「
２」回目のリード動作時に発生したパリティエラーは許
容され、メモリ異常と判定されない。
また、メモリリード動作時にパリティエラーが第「１」
回目のリード動作時を第「２」回目のリード動作時の１
２」回にわたり発生した場合を説明する（第４図参照）
。ここで、ＭはＭ＝２に予め設定されているものとする
。イメージデータメモリ１のリード動作が行われると、
カウンタ６は第「１」回目のリード動作時に起こるパリ
ティエラーでカウントアツプされ、カウンタ値が「０」
から「１」に変化するがカウンタ６の出力線８上の旧数
値は「１」であるので、コンパレータ７の出力線１０−
ヒの信号はオフ状態に保たれる。次に、カウンタ６は第
「２」回目のリード動作時に起こるパリティエラーによ
り再びカウントアツプされ、「１」から「２」にカウン
タ値が変化する。このときカウンタ６の出力線８の値が
「２」になるのでコンパレータ７の出力１ｉ１０上の信
号がオン状態になり、メモリ異常が検出される。したが
って、「２」回目のパリティエラー発生でメモリ異常と
判定される。
回目のリード動作時を第「２」回目のリード動作時の１
２」回にわたり発生した場合を説明する（第４図参照）
。ここで、ＭはＭ＝２に予め設定されているものとする
。イメージデータメモリ１のリード動作が行われると、
カウンタ６は第「１」回目のリード動作時に起こるパリ
ティエラーでカウントアツプされ、カウンタ値が「０」
から「１」に変化するがカウンタ６の出力線８上の旧数
値は「１」であるので、コンパレータ７の出力線１０−
ヒの信号はオフ状態に保たれる。次に、カウンタ６は第
「２」回目のリード動作時に起こるパリティエラーによ
り再びカウントアツプされ、「１」から「２」にカウン
タ値が変化する。このときカウンタ６の出力線８の値が
「２」になるのでコンパレータ７の出力１ｉ１０上の信
号がオン状態になり、メモリ異常が検出される。したが
って、「２」回目のパリティエラー発生でメモリ異常と
判定される。
このように、本実施例回路の場合にｒＭＪ回のメモリリ
ード動作中に１回のパリティエラーは許容され、ｒＭＪ
回のメモリリード動作中「２」回のパリティエラー発生
はメモリ異常に判定される。
ード動作中に１回のパリティエラーは許容され、ｒＭＪ
回のメモリリード動作中「２」回のパリティエラー発生
はメモリ異常に判定される。
コンパレータ７およびコンパレータ１２の比較基準であ
る予め設定されるｒＭＪおよびｒＮＪの値はイメージデ
ータが有する冗長度の度合により決定される。
る予め設定されるｒＭＪおよびｒＮＪの値はイメージデ
ータが有する冗長度の度合により決定される。
本発明は以上説明したように、イメージデータの持つ冗
長性に着目し、メモリ異常をメモリ不正アクセス回数に
よって判断することによりメモリの不正アクセスをある
程度許容し、メモリ異常によるイメージデータ処理装置
の効率低下を軽減させる効果がある。
長性に着目し、メモリ異常をメモリ不正アクセス回数に
よって判断することによりメモリの不正アクセスをある
程度許容し、メモリ異常によるイメージデータ処理装置
の効率低下を軽減させる効果がある。
第１図は本発明実施例回路の構成を示すブロック構成図
。 第２図ないし第４図は、本発明実施例回路の動作を説明
するタイムチャート。 １・・・イメージデータメモリ、２・・・パリティエラ
ー検出回路、６．１１・・・カウンタ、７．１２・・・
コンパレータ、１６・・・ストローブ信号入力端子、１
７・・・データ出力端子、１８・・・異常信号出力端子
。
。 第２図ないし第４図は、本発明実施例回路の動作を説明
するタイムチャート。 １・・・イメージデータメモリ、２・・・パリティエラ
ー検出回路、６．１１・・・カウンタ、７．１２・・・
コンパレータ、１６・・・ストローブ信号入力端子、１
７・・・データ出力端子、１８・・・異常信号出力端子
。
Claims (1)
- （１）イメージ情報を格納するメモリと、 このメモリヘの不正アクセスを検出する検出手段と、 上記メモリの不正アクセスの検出結果を出力する異常信
号出力端子と を含むイメージデータ処理装置において、 上記検出手段で検出された不正アクセス回数を計数する
第一のカウンタと、 この第一のカウンタの出力値と予め定められた第一の値
とを比較し、この比較結果出力が上記異常信号出力端子
に接続された第一の比較手段と、上記メモリのアクセス
回数を計数する第二のカウンタと、 この第二のカウンタの出力値と予め定められた第二の値
とを比較し、この比較結果出力が上記第一のカウンタお
よび上記第二のカウンタとの初期化入力に接続された第
二の比較手段と を備えたことを特徴とするイメージデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211631A JPS6189769A (ja) | 1984-10-09 | 1984-10-09 | イメ−ジデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211631A JPS6189769A (ja) | 1984-10-09 | 1984-10-09 | イメ−ジデ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189769A true JPS6189769A (ja) | 1986-05-07 |
Family
ID=16608971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59211631A Pending JPS6189769A (ja) | 1984-10-09 | 1984-10-09 | イメ−ジデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189769A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991773A (ja) * | 1982-11-16 | 1984-05-26 | Ricoh Co Ltd | フアクシミリシステムのデ−タ通信方式 |
-
1984
- 1984-10-09 JP JP59211631A patent/JPS6189769A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991773A (ja) * | 1982-11-16 | 1984-05-26 | Ricoh Co Ltd | フアクシミリシステムのデ−タ通信方式 |
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