JPS63311457A - 記憶装置のデ−タ読出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関する。特に、本発明は情報処
理装置などに使用される記憶装置の故障検出に関する。

本発明はメモリアレイから読出されたデータをＣＰＵに
転送する装置として利用する。

〔概要〕

本発明は情報処理装置に使用されるエラー訂正機能を有
する記憶装置の読出データ回路において、メモリアレイ
からの読出データを保持する二つの読出レジスタのパリ
ティ演算結果を比較することにより、 読出レジスタの故障によるデータ誤りの発生を防止し、
データの信憑性を高めるようにしたものである。

〔従来の技術〕

情報処理装置に使用される記憶装置に関してその性能を
示すアクセスタイムの改善には様々な方法が考案されて
いる。その方法としては記憶装置を構成しているメモリ
素子の高速化、ダイナミックＲＡＭからスタティックＲ
ＡＭへの変更、周辺回路のＬＳＩ化、小型化などが行わ
れている。小型装置の記憶装置ではコストを多くかけら
れないことからＴＴＬ素子やスタンダードなダイナミッ
クＲＡＭを使用しているために大型機の記憶装置に比べ
、アクセスタイムは遅くなる。従って、アクセスタイム
改善のための方策として回路構成により対処することが
行われる。

第２図は従来の実施例記憶装置の構成を示すブロック図
である。この従来例は、記憶装置の読出しデータ部を示
しており、メモリアレイ１００と、読出レジスタＡ１０
１および読出レジスタＢ１０２と、パリティ発生回路１
０３　と、ＥＣＣ回路１０４と、１ビツトエラー訂正の
ための訂正回路１０５と、データレジスタ１０６　と、
パリティレジスタ１０７　と、ＣＰＵへのデータ送出の
ための駆動ゲート１０８〜１１１と、処理装置（ＣＰ　
Ｕ）１１２とによって構成される。

このデータ系回路はメモリアレイ１００からの読出レジ
スフの高速アクセスのために、ＥＣＣ回路１０４にてチ
ェックする前に読出レジスタＡｌ０Ｉ　。

パリティ発生回路１０３、駆動ゲート１０８および１０
９を介してＣＰ　Ｕ１１２にデータを送出するようにな
っている。そのときパス２０１は駆動ゲート１０８およ
び１０９をイネーブルにし、パス２０２は駆動ゲート１
１０および１１１をディスエーブルにしている。

従って、ＥＣＣ回路１０４によるエラーチェック時間（
一般に１クロック期間）だけアクセスタイムを改善する
ことができる。

ＥＣＣ回路１０４にてチェックの結果１ビツトエラーが
あることが判明した場合、パス２００のＳＢＥ信号を介
してＣＰＵに通知するとともに、訂正回路１０５にてデ
ータの訂正を行った後データレジスタ１０６、パリティ
レジスタ１０７、駆動ゲート１１０および１１１を介し
てＣＰ　Ｕ１１２に転送する。このときパス２０１は駆
動ゲート１０８および１０９をディスエーブルに、パス
２０２は駆動ゲート１１０および１１１をイネーブルに
している。

〔発明が解決しようとする問題点〕

このように、従来例記憶装置は読出レジスタＢ１０２や
、ＥＣＣ回路１０４が故障したときメモリアレイ１００
からのデータにエラーがないにもかかわらず、エラーチ
ェック部がエラーを検出してしまう。従って、読出レジ
スタＡ１０１により送られたデータが正しいものであっ
てもパス２００のＳＢＥ信号を介してＣＰＵ１１２はデ
ータレジスタ１０６、パリティレジスタ１０７の情報を
取り込み、データ誤りを発生してしまう欠点を有してい
る。

本発明はこのような問題を解決してデータ誤りの発生を
防止して、データの信憑性を高めることができる装置を
提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、ひとつのメモリアレイから読出されたデータ
を並列的に格納する第一および第二の読出レジスタと、
この第一の読出レジスタの内容のパリティ検出を行うパ
リティ発生回路と、上記第二の読出レジスタの内容の誤
り検出および訂正を行うＥＣＣ回路と、上記第一の読出
レジスタの内容または上記第二レジスタの内容をＣＰＵ
に転送する手段とを備えた記憶装置のデータ読出回路に
おいて、上記パリティ発生回路の出力と上記ＥＣＣ回路
のパリティ出力とを比較する比較回路と、この比較回路
の出力を一時保持して上記ＣＰＵに与えるエラーレジス
タとを備えたことを特徴とする。

上記のＥＣＣ回路は誤り検出のためにパリティ検出を行
う回路を含んでいる。

〔作用〕

メモリアレイから読出されたデータは、第一および第二
の読出レジスタに格納され、第一の読出レジスタの出力
は直ちにパリティを生成してＣＰＵに送出する。この間
第二の読出レジスタにセットされたデータはチェックさ
れて、１ビツトエラーが検出されたときには修正され、
次のクロックで格納され、エラーチェックの過程で生成
されたパリティも格納されてＣＰＵに送出される。

また、第一の読出レジ゛スタのデータに関する全ビット
のパリティが生成され、一方、第二の読出レジスタのデ
ータに関する全ビットのパリティも生成されて両者が比
較される。

読出レジスタのいずれかに故障が生じると、入力情報が
不一致となり故障が検出される。

また、この故障検出は読出レジスタの故障だけではなく
、主たるチェックマトリクス回路の故障も検出すること
ができ、データ誤りの発生を知ることができる。

〔実施例〕

本発明実施例記憶装置のデータ読出回路を図面に基づい
て説明する。第１図は本発明実施例の構成を示すブロッ
ク図である。

本発明実施例記憶装置のデータ読出回路は、一つのメモ
リアレイ１０から読出されたデータを並列的に格納する
第一の読出レジスタＡｌｌおよび第二の読出レジスタＢ
１２と、この第一の読出レジスタＡｌｌの内容のパリテ
ィ検出を行うパリティ発生回路１３と、第二の読出レジ
スタＢ１２の内容の誤り検出および訂正を行うＥＣＣ回
路１４と、第一の読出レジスタＡｌｌの全出力のパリテ
ィを生成する全ピットパリティ回路１５と、１ビツトエ
ラーの訂正をする訂正回路１６と、訂正後のデータを保
持するデータレジスタ１７と、このデータレジスタ１７
のデータに関するパリティを保持するパリティレジスタ
エ８と、ＣＰ　Ｕ２５へデータを送るための駆動ゲート
２１．２２．２３および２４と、本発明の特徴としてパ
リティ発生回路１３の出力とＥＣＣ回路１４のパリティ
出力とを比較する比較回路１９およびこの比較回路１９
の出力を一時保持してＣＰ　Ｕ２５に与えるエラーレジ
スタ２０とを備える。

駆動ゲート２１と２３、および２２と２４は出力が接続
され、バス３０．３１によりいずれか一方が選択され他
方は出力高インピーダンス（ディスエーブル）状態にさ
れる。ＥＣＣチェック回路１４からのパス３２は１ビツ
ト工ラー報告信号である。

このように構成された本発明実施例記憶装置の動作につ
いて説明する。メモリアレイ１０から読出されたデータ
は、読出レジスタＡｌｌおよび読出レジスタＢ１２に同
時に格納される。読出レジスタＡ１１の出力は直ちにパ
リティ発生回路１３にてパリティを生成し、駆動ゲート
２１および２２を介しＣＰＵ２５に送られる。

この間に、読出レジスタＢ１２にセットされたデータは
ＥＣＣ回路１４に人力されデータのチェックを行う。そ
の結果１ビツトエラーが検出された場合には訂正回路１
６によりデータの修正を行い、次のクロックにてデータ
レジスタ１７に格納する。パリティは通常誤り検出およ
び訂正の過程で生成されその結果がパリティレジスタ１
８に格納される。

一方の１ビツトエラーの有無はパス３２を介しＣＰＵ２
５に送られＣＰＵ側は訂正済データを受けとるように働
く。

訂正後データを保持するデータレジスタ１７およびパリ
ティレジスタ１８の各出力は駆動ゲート２３および２４
を介してＣＰ　Ｕ２５に送られる。読出レジスタＡｌｌ
のデータに関する全ビットのパリティがパリティ発生回
路１３と全ピットパリティ回路１５によって生成される
。その結果をバス３３を介し比較回路１９に人力する。

一方、読出レジスタＢ１２のデータに関してＥＣＣ回路
１４に含まれるチェックマトリクスから読出レジスタＢ
１２の全ビットのパリティを生成することが可能であり
、その結果の出力をパス３４を介し比較回路１９に入力
する。このとき各バス３３．３４のパリティは全データ
に対する奇数または偶数で構成する。ここで読出レジス
タＡｌｌまたは読出レジスタＢ１２のいずれかに故障が
生じた場合、比較回路１９０入力情報が不一致となり、
その結果不一致を示すエラーレジスタ２０がセット状態
になる。この故障検出は読出レジスタＡｌｌ、読出レジ
スタＢ１２の故障だけではなく、パリティ発生回路１３
、全ピットパリティ回路１５、ＥＣＣ回路１４の主たる
チェックマトリクス回路の故障を検出できる。

本発明において、付加した回路は構成、ハード量ともに
極めて簡単であり、エラーレジスタ２０の結果をＣＰ　
Ｕ２５に送出することで重大な障害の原因となるデータ
化を防止することができる。

〔発明の効果〕

以上説明したように、本発明によれば、従来の回路構成
に大きな修正を加えることなく、かつ簡単な方法により
データの信憑性を高めることができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例記憶装置の構成を示すブロック図
。 第２図は従来例記憶装置の構成を示すブロック図。 １０．１００・・・メモリアレイ、１１．１０１・・・
読出レジスタＡ１１２．１０２・・・読出レジスタＢ１
１３．１０３・・・パリティ発生回路、１４．１０４・
・・ＥＣＣ回路、１５・・・全ピットパリティ回路、１
６．１０５・・・訂正回路、１７．１０６・・・データ
レジスタ、１８．１０７・・・パリティレジスタ、１９
・・・比較回路、２０・・・エラーレジスタ、２１〜２
４．１０８〜１１１・・・駆動ゲート、２５．１１２・
・・ＣＰＵ。

Claims (1)

【特許請求の範囲】
1. （１）ひとつのメモリアレイから読出されたデータを並
   列的に格納する第一および第二の読出レジスタ（１１、
   １２）と、 この第一の読出レジスタの内容のパリテイ検出を行うパ
   リテイ発生回路（１３）と、 上記第二の読出レジスタの内容の誤り検出および訂正を
   行うＥＣＣ回路（１４）と、 上記第一の読出レジスタの内容または上記第二レジスタ
   の内容をＣＰＵに転送する手段と を備えた記憶装置のデータ読出回路において、上記パリ
   テイ発生回路の出力と上記ＥＣＣ回路のパリテイ出力と
   を比較する比較回路（１９）と、この比較回路の出力を
   一時保持して上記ＣＰＵに与えるエラーレジスタ（２０
   ）と を備えたことを特徴とする記憶装置のデータ読出回路。