JPS61123086A - 磁気バブル記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は磁気バブル記憶装置に係り、特に、その制御を
行うためのマイクロプロセソシングユニソトからなる制
御装置が、ノイズや宇宙線等によって暴走した場合の処
理を行うための制御回路監視手段に関する。

〔従来の技術〕

コンピユータなどのための大量データ記憶手段として有
望である磁気バブル記憶装置としては。

従来、第３図に示すような構成のものが一般的である。

ずなわち、磁気バブル記憶装置は制御手段８、書き込み
手段９．読み出し手段１０．および磁気バブルメモリ１
１からなり、磁気バブル記１ａ装置内部の動作は、ポス
ト７　（外部のメインコンピュータ）からは独立してい
る。すなわち２例えばいま、ホス）７が磁気バブル記憶
装置に対して。

データの書き込み命令を実行した場合、該命令はまず制
御手段８に入力される。そして、それからは制御手段８
がデータの書き込みに関する制御をすべて行う。つまり
、制御手段８はデータの書き込み命令を制御線７１を介
してホスト７がら受は取ると、まず、ポスト７からデー
タ線７２を介して書き込みデータを入力する。そして、
書き込み手段９にりｌして磁気バブルメモリＩＩへのデ
ータの書き込め指令を送り、ｆ！Ｕ−き込み手段９がデ
ータを磁気ハブルノモリ１１へ書き込んでＦＪｒ作を終
了する。データの読み出し命令の場合もＪ１５の出し１
段１０などを用いて同様に行われる。

上記のような磁気バブル記憶装置においては。

ポスト７がデータの書き込み命令、または読め出し命令
を実行すると、それから先の制御は磁気バブル記１！装
置に移り、ホスト７ば磁気バブル記１ａ装置内部の各動
作についてｌＪ直接関知せず、磁気バブル記１□Ｏ装置
内部の制御手段８が各動作の制御を行う。そして、制御
出力８としては＋　（ｉｔ来２ＭＰ　ｌ−、＋　（マイ
クロプロセノシングユニノト）が用いられている。

〔発明が解決しようとする問題〕

−１−記のような構成の磁気バブル記１ａ装置の場合。

制御手段として用いられるＭ　Ｐ　ＩＪＩ；ｌ：、　　
Ｌ　Ｓ　Ｉなどによって構成されている。したがって、
ＭＰＬＪはノイズや宇宙線などの影響を受りることがあ
り。

そのような影響を受ｔＪた場合、ＭＰＩＪは正常な制御
動作を行わなくなり、磁気バブル記ｆ装置が暴走してし
まうということが考えられる。

このような暴走が発生した場合、従来の磁気バブル記１
ａ装置の内部動作は、外部のポストがらば独立している
ため、ポストが磁気バブル記憶装置の暴走を停止ｌ二さ
せることかできず、磁気バブルのデータの保障ができな
くなってしまうという問題点を有していた。

本発明は、　Ｊ−記問題点を除くために、磁気バブル記
１、ａ装置の内部のＭ　Ｐ　Ｕの外部に監視手段を設け
、該監視手段がＭ　Ｐ　ＩＪの異常を検知したら、すめ
やかに磁気バブル記憶装置の内部動作を強制的に停止す
るとともに、界雷検知をホストに知らせることのできる
磁気バブル記憶装置を提供することを目的とする。

〔問題を解決するための手段〕

本発明は上記問題点を解決し、その目的を達成するため
に、磁気バブル記憶手段と、該記憶手段のデータ書き込
み時およびデータ読み出し時に用いる１種類以上のタイ
ミングパルスを発生ずるタイミングパルス発生手段と、
該タイミングパルス発生１段の制御を行う制御手段を有
する磁気バブル記１ａ装置において、前記制御手段はそ
の内部に制御動作に応じて一定期間毎にパルスを出力す
るパルス発生手段を有し、該パルス発生手段からのパル
スが−・定期間毎に出力されない場合は、前記タイミン
グパルス発生手段からのタイミングパルスの出力を停止
せしめる制御回路監視手段を有することを特徴とする磁
気バブル記憶装置を提供するものである。

〔作　　用〕

上記手段によれば、前記制御手段がノイズや宇宙線など
により異常動作をした場合、該制御手段からの一定期間
毎のパルスが出力されなくなるため、前記制御回路監視
手段がその状態を検知し。

内部動作を行うために前記タイミングパルス発生手段が
発生するタイミングパルスの出力を停止させ、磁気バブ
ル記憶装置自体の動作を強制的に停止させるという作用
を有する。

〔実　施　例〕

以下１本発明の実施例につき詳細に説明を行う。

まず、第４図に本発明による磁気バブル記１ａ装置とホ
ストとの全体的な構成図を示す。第４図において磁気バ
ブル記り、＃装置は、制御手段２．監視手段３．書き込
み手段４．読み出し手段５．および磁気バブルメモリ６
からなる。まず、ホスト１からの各種制御命令は信号線
１１を介して制御手段２および監視手段３に入力する。

また、ホスト１と制御手段２とはデータ線１２によって
データのやりとりが行われる。制御手段２からの書き込
みデータおよび書き込み制御信号は、信号線２３および
２４を介して書き込み手段４に入力する。

書き込み手段４は信号線４１を介して、磁気バブルメモ
リ６にデータの書き込みを行う。一方、読み出し手段５
ば信号線６１を介して、磁気バブルメモリ６からデータ
の読み出しを行い、該データは信号線５１を介して制御
手段２に入力する。このとき、制御手段２は信号線２４
を介して読み出し制御信号を読み出し手段５に入力させ
る。監視手段３の異常検知信号は、信号線３４１を介し
て書き込み手段４．読み出し手段５．およびホスト１に
入力する。

以上のような構成の磁気バブル記憶装置において、制御
手段２の内部のＭＰＵ　（マイクロプロセッシングユニ
７１・）が、ノイズや宇宙線などの影響を受けて正常な
動作を行わなくなった場合、信号線２４を介して書き込
み手段４または読み出し手段５に出力される制御信号は
正常な制御信号ではなくなってしまい５　これにより磁
気バブル記憶装置全体が暴走してしまうことがある。こ
れを防ぐために１本発明においては監視手段３という回
路を設けている。そして、制御手段２が書き込みまたは
読み出し動作を行う際には、制御手段２の内部のＭＰＵ
のラフ１〜ウエアにより、特定のパルスが一定期間毎に
出力されるように設計しておく。

すなわち、ＭＰｔＪが書き込み動作または読み出し動作
を正常に行っている限り、一定期間毎にパルスが出力さ
れる。監視手段３は上記一定期間毎のパルスを常に監視
し、もし、一定期間毎にパルスが出力されないのを検知
したら、ＭＰＵが暴走しているとみなして、信号線３４
１を介して書き込み手段４または読み出し手段５の動作
を強制的に停止させるための異常検知信号を出力すると
ともに、ホス１１にも異常検知を知らせる。

以上の動作により、ＭＰＵが異常を起した場合は磁気バ
ブル記憶装置全体の動作がすみやかに停止させられる。

そしてこの状態は信号線１１をかいしてホスト１がリセ
ットを行わない限り解除されない。このとき、磁気バブ
ルメモリ６が動作中に、上記異常検知が行われた場合は
、磁気バブルメモリ６の内部の記憶データが破壊されな
いように、書き込め手段４または読み出し手段５は定ま
ったシーケンスで停止を行う。

第１図は上記異常検知動作に関する部分の制御手段２．
監視手段３．および書き込み手段４　（第４図）の具体
的な回路構成図である。

第１図において、ホスト１からのリセット信号ＲＥＳＥ
Ｔは信号線１１を介して制御手段２内部のＭＰＵ（制御
回路）２１に人力する。ＭＰ’ｔＪ２１からのタイミン
グイネイブル信号は信号線２１１を介して、書き込み手
段４内部のタイミング発生回路４１に入力する。次に監
視手段３はナンド回路３１．３２．アンド回路３３，３
７．オア回路３６、インバータ３５．およびカウンタ３
４によって構成されている。ＭＰＵ２１のカウンタリセ
ット信号ＣＲＥＳＥＴは、信号線２１３を介してオア回
路３６の一方の入力に入力する。オア回路３６の他方の
入力には、異常検知信号線３４１を介してカウンタ３４
の出力Ｑ４が入力する。オア回路３６の出力Ａは、アン
ド回路３７の一方の入力に接続される。アンド回路３７
の他方の入力には。

信号線１１を介してホスｔ−１からのリセット信号汀窮
研が入力し、アンド回路３７の出力は、カウンタ３４の
負論理クリア端子ＣＬＨに接続される。

また、オア回路３６の出力Ａは、ナンド回路３２の一方
の入力に接続され、ナンド回路３２の他方の入力には、
ナンド回路３１の出力が接続される。

ナンド回路３１の一方の入力には、信号線１１を介して
ホスト１からのりセント信号ＲＥＳＥＴが入力し、ナン
ド回路３１の他方の入力には、ナンド回路３２の出力Ｂ
が接続される。次にアン］・′回路３３の第１の入力に
は、信号ＩＪ！２１２を介してＭＰ　Ｕ　２１からのク
ロック信号ＣＩ−Ｋが入力し、同じく第２の入力にはナ
ンド回路３２の出力Ｂが入力し、同じく第３の入力には
、異常検知信号線３４１およびインバータ３５を介して
カウンタ３４の出力Ｑ４の反転出力が入力する。アンド
回路３３の出力は、カウンタ３４のクロック入力端子Ｃ
Ｌ　Ｋに接続される。そして、カウンタ３４の出力Ｑ４
は、異常検知信号線３４１を介して書き込み手段４内部
のタイミング発生回路４１のロック端子に接続されると
ともに、ホスト１へＭ　Ｐ　Ｕ異常信号として出力され
る。タイミング発生回路４１の複数のタイミング出力は
、複数の出力線４１を介して書き込み動作のための信号
として出力される。

以上のような構成は、書き込み手段４に関する部分とし
て示したが、読み出し手段５に関する部分も同様である
ので省略する。すなわち、読み出し手段５も内部に読み
出し動作のためのタイミング発生回路を有しており、該
回路には、ＭＰＵ２１からのタイミングイネイブル信号
、およびカウンタ３４からの異常検知信号が入力してい
る。

次に、第１図の実施例の動作につき、第２図の動作タイ
ミングチャートを用いて説明を行う。まず、ホスト１か
らのりセント信号ＲＥＳＩＥＴは負論理信号であり、リ
セット動作が行われるとローレベルになり、そのほか通
常動作の場合（Ｊハイレベルである（第２図（１））。

いま、ＭＰＵ２１が書き込みのための動作を行う場合、
ＭＰＵ２１から書き込み手段４のタイミング発生回路４
１に対してタイミングイネイブル信号が出力され、それ
に従ってタイミング発生回路４１は書き込め動作のため
の各種タイミング信号を出力している。一方３ＭＰ　Ｕ
　２１が動作中には、内部のソフトウェアにより一定期
間毎にカウンタリセット信号Ｃｒ１ｌＥＳＩＥＴが出力
されるようにしておく。すなわち、書き込み動作のため
のソフトウェアにおいて１例えば一定ハイト数のデータ
の書き込み動作を行う毎にカウンタリセット信号ＣＩ？
１ＥＳＩＥＴが１発パルスとして出力されるようにして
おく。なお、この信号は負論理信号とし１通常はハイレ
ベルであり、パルスが出力される毎にローレベルとなる
ものとする。これにより、ＭＰＵ２１が正常動作を行う
限り、第２図（３）に示すように一定期間毎にパルスが
出力される。

また、ＭＰＵ２］からは動作り１コック信号ＣＬＫが信
号線２１２を介して出力されるようにする。

この回路の概略の動作についてまず簡単に説明すると、
動作クロックＣＬＫ（第２図（２））によりカウンタ３
４がカウントアンプを行う。そして。

該カランｌ−動作は上記力ウンタリセソＩ・信号ＣＲＥ
ＳＥＴの１発パルスによってクリアされる。従って、」
二記力うント動作によってカウンタ３４の下位ビット出
力ＱＯから順にＱＩ　　Ｑ２．Ｑ３とカラン１−出力が
現れるが（第２図（８１〜（１１）　）　、上位ビット
出力Ｑ４が現れる前にカウントクロックＩ・信号ＣＲＥ
ＳＩＥＴのパルスによって、カウンタ３４がクリアされ
るため（第２図ｆ３１．　（７１＞　、　Ｍ　Ｐ　Ｕ　
２　］が正正動作を行っている限り、カウンタ３４の出
力Ｑ４には出力が現れない（第２１ｍ　（１２）　）。

ところが。

ＭＰＵ２１が異常動作を行うと、Ｗき込み動作のための
ソフトウェアが正常に働かなくなるため。

スを出力しなくなる。これにより、カウンタ３４はクリ
アされず出力Ｑ４に出力が現れ５異常を検知し書き込み
手段４のタイミング発生回路４１の出力を強制的に停止
するというものである。

以下、第１図の回路のより詳細な動作説明を行う。まず
、ナンド回路３１および３２はフリップフロップを形成
し、この出力Ｂは異常動作も含めてＭＰＵ２１が動作中
であることを示す。このフリップフロップは、オア回路
３６の出力Ａによってセットされる。オア回路３６の出
力Ａは、カウンタ３４によって異常検知が行われておら
ず、かつ、カウンタリセット信号ＣＲＩ！ＳＥＴの１発
パルスが出力されたときに負論理出力を出力する（第２
図（３１，（４）、　　（１２）　）。これにより上記
フリップフロップは時刻ｔｏにおいてセットされる（第
２図（５））。

そして、該出力Ｂはホスト１からリセット動作ＲＥＳＥ
Ｔのパルスが入力されない限りリセットされない。次に
アンド回路３３の出力Ｃはカウンタ３４のカウントクロ
ックとなるが、該アント回路３３はＭＰＵ２１からのク
ロック信号ＣＬＫが立ち上り、上記フリップフロップの
出力Ｂがセットされており、異常検知信号線３４１によ
って異常検知が行われていない（インバータ３５を介す
る）ことを条件に、オンとなる。すなわち、ＭＰＵ２１
が動作中であり異常検知が行われていなければ、ＭＰＵ
２１からのクロック信号ＣＩ−Ｋに同期してカウントア
ンプが行われる（第２図（６））。次に、カウンタ３４
のクリア信号はオア回路３６およびアンド回路３７によ
って作られる。すなわち。

アンド回路３７の出力信号は、力うンタ３４によって異
常検知が行われておらず、かつ、カウンタリセット信号
ＣＲＥＳＥＴの１発パルスが入力された場合（オア回路
３６の出力Ａ）、または、ホスト１からのりセソと信号
ＲＨ５ＥＴのパルスが入力している場合に、負論理信号
として検出される。従って。

アンド回路３３の出力Ｃによってカウンタ３４が時刻ｔ
ｏでカウントアツプを始め、カウンタ３４の下位ビット
ＱＯから順にＱｌ、Ｑ２．Ｑ３のカウント出力が現れる
（第２図（８）〜（１１））が５時刻ｔ１においてカウ
ントリセット信号ＣＲＥＳＥＴが入力されるため、カウ
ンタ３４はクリアされる（第２図（７））。以下刃ラン
フリセント信号ＣＲＩＥＳＩＥＴが入力する毎に同様の
動作が繰り返されるため、ＭＰＵ２１が正常動作を行う
限りカウンタ３４の出力Ｑ４には出力が現れない。次に
、ＭＰＵ２１がノイズや宇宙線等の影響により異常動作
を行い１時刻ｔ２にカウンタリセット信号ＣＲＩＥＳＩ
ｉＴのパルスが出力されなかった場合（第２図＋３１）
、カウンタ３４はクリアされず、　（第２図＋７１＞、
カラン１〜アツプを続け２時刻ｔ３で出Ｑ４が現れる（
第２図（１２））。これにより、異常検知信号線３４１
に出力が現れ、異常検知をホスト１へ知らせると共に、
書き込み手段４のタイミング発生回路４１の出力をすべ
て強制的に停止さゼる。ひとたび出力Ｑ４が出力される
と、インハ′−夕３５の出力がローレヘルをとるため、
カウンタ３４はカウントを停止し、その出力Ｑ４はハイ
レヘルのままとなる。

その後１時刻ｔ４などにおいてＭＰＵ２１が再びカウン
タリセット信号ＣｌＩｎ５ＥＴのパルスを出力しても（
第２図（２１）、オア回路３６の出力へがハイレヘルの
ままなので、カウンタ３４は該負論理信号によってはク
リアされない。そして２時刻ｔ５に　　　　′おいてホ
スト１からコマンド又はハードウェアによってリセット
信号ＲＥＳＥＴが入力されると、始めて、カウンタ３４
及びフリップフロップ出力Ｂばクリアされ、異常状態か
ら解除される（第２図（１）。

（５）、　　（１２）　）。その後３時刻ｔ６において
Ｍ　Ｐ　Ｕ２１が再び動作を開始することにより５以上
と同様の動作を繰り返す。なお、タイミング発生カウン
タ４１の出力が強制的に停止させられる場合は。

特に磁気バブルメモリ６　（第４図）が動作中の時。

該メモリ中の記憶データを破壊しないように定まったシ
ーケンスで停止させられる。

以上の動作により、ＭＰＵ２１が何らかの原因で異常動
作を行った場合は、異常検知信号線３４１によっつで異
常検知が行われ、書き込み手段４のタイミング発生回路
４１の出力を速やかに停止し、装置全体の暴走を防ぐこ
とができる。

なお、第１図は書き込み動作のための実施例を中心に説
明したが、読み出し動作の場合も全く同様にして、異常
検知信号線３４１に出力された異常検知信号によって、
読み込み手段５（第４図）内部のタイミング発生回路の
出力が強制的に停止させられる。

〔効　果〕

本発明によれば、磁気バブル記憶装置の制御装置（ＭＰ
Ｕ）がノイズや宇宙線などの影響によって異常動作を行
った場合、監視回路によってその異常を検知し、磁気バ
ブル記憶装置全体の動作を速やかに停止させることがで
き、その暴走による記憶データの破壊などを防止するこ
とができる。

【図面の簡単な説明】

第１図は本発明による制御手段、監視手段などの具体的
な回路構成図。 第２図は第１図の実施例の動作タイミングチャート。 第３図は従来の磁気バブル記憶装置の全体的な＝１７− 構成図。 第４図は本発明による磁気バブル記憶装置の全体的な構
成図である。 ３・・・監視手段。 ２１・・・ＭＰＵ　（制御回路）。 ３１．３２・・・ナンド回路。 ３３．３７・・・アンド回路。 ３５・・・インバータ。 ３６・・・オア回路。 ３４・・・カウンタ。 ３４１・・・異常検知信号線。 ４１・・・タイミング発生回路。 ＲＥＳＥＴ・・・リセット信号（負論理）。 ＣＲＥＳＥＴ・・・カウンタリセット信号（負論理）。 ＣＬＫ・・・クロック信号。 −】８−

Claims (1)

【特許請求の範囲】
1. 磁気バブル記憶手段と、該記憶手段のデータ書き込み時
   およびデータ読み出し時に用いる１種類以上のタイミン
   グパルスを発生するタイミングパルス発生手段と、該タ
   イミングパルス発生手段の制御を行う制御手段を有する
   磁気バブル記憶装置において、前記制御手段はその内部
   に制御動作に応じて一定期間毎にパルスを出力するパル
   ス発生手段を有し、該パルス発生手段からのパルスが一
   定期間毎に出力されない場合は、前記タイミングパルス
   発生手段からのタイミングパルスの出力を停止せしめる
   制御回路監視手段を有することを特徴とする磁気バブル
   記憶装置。