JP2018106234A - 半導体集積回路 - Google Patents

Abstract

【課題】 半導体集積回路の誤動作を招く電源線、接地線のノイズの発生を検知する。【解決手段】 半導体集積回路１において、ノイズ検知回路１０は、フリップフロップ１１および１２を有する。フリップフロップ１１のデータ入力端子Ｄには、接地線が接続されており、クロック端子ＣＫには、電源線が接続されている。フリップフロップ１１は、クロック端子ＣＫに接続された電源線のレベル変化に応じて記憶データが書き換えられる。フリップフロップ１２のデータ入力端子Ｄには、電源線が接続されており、クロック端子ＣＫには、接地線が接続されている。フリップフロップ１２は、クロック端子ＣＫに接続された接地線のレベル変化に応じて記憶データが書き換えられる。ノイズ検知回路１０は、フリップフロップ１１または１２の記憶データの変化に基づいて電源線または接地線のノイズ発生を検知する。【選択図】図１

Description

この発明は、半導体集積回路に係り、特に、半導体集積回路の誤動作を招くノイズを検知する技術に関する。

ノイズによる半導体集積回路の誤動作に対応するための技術として、例えば、特許文献１〜３に開示された技術がある。

特許文献１には、ダイナミック回路により構成された第１の論理演算部と、この第１の論理演算部と同じ機能を有するスタティック回路により構成された第２の論理演算部とに共通のデータを与えて動作させ、第１の論理演算部の出力値と第２の論理演算部の出力値とを比較し、両者が不一致である場合に第１の論理演算部の出力値を引き継ぐ後続回路の動作を抑止する技術が開示されている。

特許文献２には、論理回路を３重化し、各論理回路の出力値の多数決や一致検出を行うことにより、デジタル計算機の信頼性を高める技術が開示されている。

特許文献３には、レジスタを２重化し、両レジスタの出力の不一致を検出することにより一方のレジスタの誤動作を検知する技術が開示されている。

特開昭６３−２７３９４２号公報 特開平２−１２５３３号公報 特開２００７−５８４６７号公報

特許文献１〜３の技術は、いずれもレジスタ等の回路を多重化し、多重化された各回路の出力信号を比較することにより誤動作を検出する技術である。特許文献１〜３の技術は、多重化された回路の一部の回路の入力データやクロックにノイズが重畳した場合の対策としては有効であるかもしれない。

しかし、特許文献１〜３の技術は、電源線や接地線にノイズが重畳する場合の対策としては有効であるとはいえない。電源線や接地線にノイズが重畳する場合、多重化された回路のうちの一部が誤動作するとは限らず、多重化された回路のすべてが誤動作する虞があるからである。

この発明は以上のような事情に鑑みてなされたものであり、半導体集積回路の誤動作を招く電源線や接地線のノイズ発生を適切に検知する技術的手段を提供することを目的とする。

この発明は、電源線または接地線のレベル変化に応じて記憶データが書き換えられる順序回路を含み、前記順序回路の記憶データの変化に基づいて電源線または接地線のノイズ発生を検知するノイズ検知回路を具備することを特徴とする半導体集積回路を提供する。

この発明による半導体集積回路では、電源線または接地線にノイズが重畳して電圧レベルが変化すると、順序回路の記憶データが書き換えられる。ノイズ検知回路は、この順序回路の記憶データの変化に基づいて電源線または接地線のノイズ発生を検知する。

この発明の第１実施形態である半導体集積回路１のノイズ検知回路１０の構成を示す回路図である。 半導体集積回路１におけるノイズ検知回路１０の配置例を示す概略平面図である。 ノイズ検知回路１０の動作例を示す図である。 この発明の第２実施形態である半導体集積回路１Ａの構成を示す回路図である。 この発明の第３実施形態である半導体集積回路１Ｂの構成を示す回路図である。 半導体集積回路１Ｂの動作を示す図である。 この発明の第４実施形態である半導体集積回路１Ｃの構成を示す回路図である。

以下、図面を参照し、この発明の実施形態について説明する。

＜第１実施形態＞
図１は、この発明の第１実施形態である半導体集積回路１のノイズ検知回路１０の構成を示す回路図である。図２は、同半導体集積回路１におけるノイズ検知回路１０の配置例を示す概略平面図である。本実施形態による半導体集積回路１は、割り込みコントローラを介してＣＰＵに接続された複数の周辺回路の中の１つである。図２に示すように、本実施形態による半導体集積回路１では、半導体チップ上の全体にわたって複数のノイズ検知回路１０が分散配置されている。これらのノイズ検知回路１０は、半導体集積回路１の電源線や接地線に静電ノイズ等によるノイズが発生した場合にそのノイズ発生を検知する回路である。なお、図２はノイズ検知回路１０の分散配置の一例を示したものであり、ノイズ検知回路１０の配置態様は、図２の態様に限定されるものではない。半導体集積回路１は、複数のノイズ検知回路１０の中の少なくとも１つが電源線または接地線におけるノイズ発生を検知した場合に、割り込みコントローラを介してＣＰＵに対する割り込み要求を行い、ノイズに起因した半導体集積回路１の誤動作への対策となる処理をＣＰＵに実行させるものである。

図１に示すように、ノイズ検知回路１０は、順序回路であるフリップフロップ１１および１２と、インバータ１３と、論理和回路１４とを有する。フリップフロップ１１および１２は、クロック端子ＣＫにクロックが入力されることにより、データ入力端子Ｄに対する入力データを取りこんで記憶し、この記憶したデータを出力するＤ型フリップフロップである。

フリップフロップ１１の非同期セット端子Ｓｅｔは、ローアクティブの入力端子であり、初期化信号ＩＣ＿Ｎが与えられる。この初期化信号ＩＣ＿Ｎは、例えば、半導体集積回路１の電源投入時に発生する所定パルス幅の負のパルスである。

フリップフロップ１１のデータ入力端子Ｄは、半導体集積回路１の半導体チップ上に配線された接地線に接続されている。なお、フリップフロップ１１のデータ入力端子Ｄは、接地線に直接接続してもよく、接地レベルを出力するトランジスタ等に接続することにより、間接的に接地線に接続してもよい。フリップフロップ１１のクロック端子ＣＫは、半導体集積回路１の半導体チップ上に配線された電源線に接続されている。半導体集積回路１の電源が投入されている状態において、通常、接地線の電圧レベルは０Ｖに固定され、電源線の電圧レベルは所定の電源電圧レベルに固定される。この例では、半導体集積回路１は、正電源により動作するものであり、電源電圧レベルは接地線のレベルよりも高電位であるものとする。

フリップフロップ１１の出力端子Ｑは、インバータ１３の入力端子に接続されている。インバータ１３は、フリップフロップ１１の出力端子Ｑの出力信号のレベルを反転して出力する。インバータ１３の出力端子は、論理和回路１４の入力端子に接続されている。

フリップフロップ１２の非同期リセット端子Ｒｅｓｅｔは、ローアクティブの入力端子であり、上述した初期化信号ＩＣ＿Ｎが与えられる。また、フリップフロップ１２のデータ入力端子Ｄは、半導体集積回路１の半導体チップ上に配線された電源線に接続されている。なお、フリップフロップ１２のデータ入力端子Ｄは、電源線に直接接続してもよく、電源電圧レベルを出力するトランジスタ等に接続することにより、間接的に電源線に接続してもよい。また、フリップフロップ１２のクロック端子ＣＫは、半導体集積回路１の半導体チップ上に配線された接地線に接続されている。フリップフロップ１２の出力端子Ｑは、論理和回路１４の入力端子に接続されている。

論理和回路１４は、インバータ１３を介して入力されるフリップフロップ１１の出力信号と、フリップフロップ１２の出力信号との論理和演算を行い、ノイズ検知信号として出力する。

半導体集積回路１は、半導体チップ上の複数のノイズ検知回路１０から出力されるノイズ検知信号の論理和を演算し、少なくとも１つのノイズ検知回路１０から出力されるノイズ検知信号がアクティブレベル（この例ではＨレベル）となった場合に、半導体集積回路１の外部の割り込みコントローラ（図示略）に割り込み要求信号を供給する割り込み要求手段を有している。

割り込みコントローラは、半導体集積回路１から割り込み要求信号を受信すると、半導体集積回路１の上位装置であるＣＰＵ（図示略）に割り込み要求信号を供給する。これによりＣＰＵは、半導体集積回路１において検知されたノイズの影響が他の回路（当該ＣＰＵを含む）に及ぶのを防止するための割り込みプログラムを実行する。この割り込みプログラムとしては、種々のものが考えられる。例えば、ＣＰＵの制御レジスタの再書き込みを行うプログラムであっても良いし、ノイズ発生によって異常が生じたと想定されるデバイスをリセットするプログラムであっても良いし、半導体集積回路１の動作そのものをリセットするプログラムであっても良い。なお、この割り込みプログラムとして複数種のプログラムを予め設定しておき、実行する割り込みプログラムを選択可能な構成としても良い。

図３は、ノイズ検知回路１０の動作例を示す図である。図３（Ａ）は、電源線にノイズが重畳した場合の各部の電圧波形の例であり、図３（Ｂ）は、接地線にノイズが重畳した場合の各部の電圧波形の例である。

半導体集積回路１の電源が投入されると、初期化信号ＩＣ＿Ｎ（負のパルス）がフリップフロップ１１の非同期セット端子Ｓｅｔおよびフリップフロップ１２の非同期リセット端子Ｒｅｓｅｔに与えられる。この結果、フリップフロップ１１はデータ“１”を記憶して出力し、フリップフロップ１２はデータ“０”を記憶して出力する。

初期化後、電源線および接地線にノイズが発生しない期間は、フリップフロップ１１のクロック端子ＣＫは電源線のレベルに固定され、フリップフロップ１２のクロック端子ＣＫは接地線のレベルに固定されるため、フリップフロップ１１はデータ“１”の出力を継続し、フリップフロップ１２はデータ“０”の出力を継続する。この間、論理和回路１４には、インバータ１３からデータ“０”が、フリップフロップ１２からデータ“０”が入力される。このため、論理和回路１４は、データ“０”に対応した非アクティブレベルのノイズ検知信号を出力する。

半導体集積回路１内の全てのノイズ検知回路１０が非アクティブレベルのノイズ検知信号を出力している場合、半導体集積回路１の割り込み要求手段は、割り込みコントローラに対して割り込み要求信号を供給しない。

次に電源線にノイズが重畳し、図３（Ａ）に示すように、あるノイズ検知回路１０のフリップフロップ１１のクロック入力端子ＣＫに与えられる電源電圧レベルがノイズの影響により低下したとする。この場合において、クロック入力端子ＣＫに与えられる電源電圧レベルがそのクロック端子ＣＫのスレッショルド電圧を下回ると、フリップフロップ１１にクロックが入力される。この結果、フリップフロップ１１は、データ入力端子Ｄに接続された接地線の電圧に対応したデータ“０”を読み込んで記憶し、この記憶したデータ“０”を出力する。これによりインバータ１３は、データ“１”を出力し、論理和回路１４はノイズ検知信号をデータ“１”に対応したアクティブレベルとする。

次に接地線にノイズが重畳し、図３（Ｂ）に示すように、あるノイズ検知回路１０のフリップフロップ１２のクロック入力端子ＣＫに与えられる接地レベルがノイズの影響により上昇したとする。この場合において、クロック入力端子ＣＫに与えられる接地レベルがそのクロック端子ＣＫのスレッショルド電圧を上回ると、フリップフロップ１２にクロックが入力される。この結果、フリップフロップ１２は、データ入力端子Ｄに接続された電源線の電圧に対応したデータ“１”を読み込んで記憶し、この記憶したデータ“１”を出力する。これにより論理和回路１４はノイズ検知信号をデータ“１”に対応したアクティブレベルとする。

このように電源線に発生するノイズの影響により、フリップフロップ１１の記憶データが初期値“１”から“０”に切り換えられ、あるいは接地線に発生するノイズの影響により、フリップフロップ１２の記憶データが初期値“０”から“１”に切り換えられると、ノイズ検知回路１０の出力するノイズ検知信号がアクティブレベルとなる。

そして、半導体集積回路１の割り込み要求手段は、半導体チップ上の複数のノイズ検知回路１０から出力されるノイズ検知信号の少なくとも１つがアクティブレベルとなった場合に、割り込みコントローラに割り込み要求信号を供給し、ＣＰＵにノイズ検知対応の割り込みプログラムを実行させる。

以上のように、本実施形態によれば、半導体集積回路１のノイズ検知回路１０が、フリップフロップ１１および１２の記憶データの変化に基づいて電源線または接地線のノイズ発生を検知する。ここで、フリップフロップ１１または１２にデータ読み込みを行わせる程度のノイズが電源線または接地線からフリップフロップ１１または１２のクロック端子ＣＫに与えられる場合、そのようなノイズが半導体集積回路１のノイズ検知回路１０以外の他の回路を誤動作させる可能性が高い。そして、半導体集積回路１がノイズにより誤動作した場合、半導体集積回路１の出力信号を利用する回路等の他の回路の誤動作を招く可能性がある。本実施形態による半導体集積回路１では、ノイズ検知回路１０が、電源線または接地線のノイズ発生を検知し、ノイズ検知信号をアクティブレベルとするので、半導体集積回路１のノイズによる誤動作の影響を防止する処理を実行することができる。

また、半導体集積回路１では、複数のノイズ検知回路１０が半導体チップ上に分散配置されているため、半導体集積回路１の様々な位置において電源線または接地線にノイズが重畳したとしても、電源線または接地線のノイズ発生を検知することができる。

＜第２実施形態＞
図４は、この発明の第２実施形態である半導体集積回路１Ａの構成を示す回路図である。上記第１実施形態と同様、本実施形態による半導体集積回路１Ａでは、フリップフロップ１１および１２と、インバータ１３と、論理和回路１４とからなるノイズ検知回路１０が半導体チップ上に複数分散配置されている。このノイズ検知回路１０の構成は上記第１実施形態と同様である。また、本実施形態による半導体集積回路１Ａは、上記第１実施形態と同様、複数のノイズ検知回路１０の出力信号のうち少なくとも１つがアクティブレベルになった場合に割り込みコントローラを介してＣＰＵに対する割り込み要求を行う割り込み要求手段を有している。さらに本実施形態による半導体集積回路１Ａは、外部インターフェース１５を有する。

この外部インターフェース１５には、複数のノイズ検知回路１０のフリップフロップ１１および１２の各出力端子Ｑが接続されている。なお、フリップフロップ１１の出力端子Ｑの代わりにインバータ１３の出力端子を外部インターフェース１５に接続してもよい。

外部インターフェース１５は、外部装置（例えば、半導体集積回路１Ａの上位装置であるＣＰＵ）との間でデータの授受を仲介する装置である。外部装置は、この外部インターフェース１５を介して複数のノイズ検知回路１０のフリップフロップ１１および１２から記憶データを読み出すことができる。

本実施形態の半導体集積回路１Ａによれば、割り込みコントローラを介して半導体集積回路１Ａからの割り込み要求を受け取ったＣＰＵは、外部インターフェース１５を介して複数のノイズ検知回路１０のフリップフロップ１１および１２の記憶データを読み出すことができる。これによりＣＰＵは、複数のノイズ検知回路１０のフリップフロップ１１および１２のうちノイズの影響により記憶データが書き換えられたフリップフロップを判断し、半導体集積回路１Ａにおいて発生したノイズの大きさや半導体チップ内におけるノイズの発生個所を判断することができる。従って、本実施形態によれば、半導体集積回路１Ａにおいて発生したノイズの大きさやノイズの発生個所に応じた適切な対策、例えば局所的なレジスタの再書き込みや局所的なシステムのリセット、全てのレジスタの再書き込みやシステム全体のリセットなどのうち適切な対策をＣＰＵに実行させることが可能となる。

＜第３実施形態＞
図５は、この発明の第３実施形態である半導体集積回路１Ｂの構成を示す回路図である。上記第１実施形態と同様、半導体集積回路１Ｂでは、複数のノイズ検知回路が半導体チップ上に分散配置されている。また、上記第１実施形態と同様、半導体集積回路１Ｂは、複数のノイズ検知回路の出力信号のうち少なくとも１つがアクティブレベルとなった場合に外部の割り込みコントローラを介してＣＰＵに対する割り込み要求を行う割り込み要求手段２６を有する。また、半導体集積回路１Ｂは、上記第２実施形態と同様な外部インターフェース１５を有する。

図５には、複数のノイズ検知回路の中の１つであるノイズ検出回路１０Ｂが示されている。このノイズ検出回路１０Ｂは、フリップフロップ２２により構成されている。

本実施形態における半導体集積回路１Ｂは、割り込み原因を示す情報を保持する割り込みホールドレジスタを有する。そして、本実施形態では、この割り込みホールドレジスタの１ビット分の領域をノイズ検知回路１０Ｂ用のフリップフロップ２２として兼用する。上記第１実施形態のフリップフロップ１２と同様、フリップフロップ２２のデータ入力端子Ｄは電源線に接続されており、フリップフロップ２２のクロック端子ＣＫは接地線に接続されている。

フリップフロップ２２は、いずれもローアクティブである非同期セット端子Ｓｅｔおよび非同期リセット端子Ｒｅｓｅｔを有する。フリップフロップ２２の非同期リセット端子Ｒｅｓｅｔには、初期化信号ＩＣ＿Ｎが与えられる。フリップフロップ２２の非同期セット端子Ｓｅｔには、インバータ２３の出力端子が接続されている。インバータ２３の入力端子には、電源管理回路３の出力端子が接続されている。

電源管理回路３は、半導体集積回路１Ｂの外部装置であり、電源を管理するアナログ回路である。この電源管理回路３は、電源異常フラグを半導体集積回路１に供給する。半導体集積回路１Ｂでは、この電源異常フラグが外部の割り込みコントローラに供給され、割り込みコントローラでは、この電源異常フラグに基づいて、割り込みステータスレジスタの書き換えが行われる。この割り込みステータスレジスタは、ＣＰＵにおいて現在アクティブとなっている割り込み処理を示す割り込みステータス情報を記憶するレジスタである。また、半導体集積回路１Ｂに供給された電源異常フラグは、インバータ２３によって反転され、フリップフロップ２２の非同期セット端子Ｓｅｔに与えられる。

本実施形態において、半導体集積回路１Ｂの電源線または接地線にノイズが発生した場合の動作は上記第１実施形態と同様である。例えばフリップフロップ２２のクロック端子ＣＫに接続された接地線にノイズが発生し、その影響によりフリップフロップ２２のデータ端子Ｄに与えられる電源電圧レベルがフリップフロップ２２に書き込まれたとする。この場合、ノイズ検知回路１０Ｂの出力するノイズ検知信号（本実施形態では電源異常保持フラグを兼ねる）がデータ“１”に対応したアクティブレベルとなる。この結果、割り込み要求手段２６は、割り込みコントローラを介してＣＰＵに対する割り込み要求を行う。そして、ＣＰＵは、この割り込み要求に応答し、ノイズに起因した半導体集積回路１Ｂの誤動作への対策となる割り込み処理を実行する。

半導体集積回路１Ｂでは、ノイズに起因した誤動作への対策が完了するまでの間、フリップフロップ２２は、アクティブレベルである電源異常保持フラグを保持する。ＣＰＵは、外部インターフェース１５を介して、この電源異常保持フラグを監視し、電源異常保持フラグがアクティブレベルである間は、誤動作対策である割り込み処理を継続する。割り込みコントローラの割り込みステータスレジスタは、ＣＰＵがノイズに起因した半導体集積回路１Ｂの誤動作への対策である割り込み処理を実行している間、その割り込み処理がアクティブである旨を示す割り込みステータス情報を記憶する。そして、半導体集積回路１Ｂにおいて、ノイズに起因した誤動作への対策である処理が完了すると、初期化信号ＩＣ＿Ｎが発生してフリップフロップ２２が初期化され、電源異常保持フラグが非アクティブレベルとなる。これによりＣＰＵは割り込み処理を終了する。

図６は、電源異常に対応した半導体集積回路１Ｂの動作を示す図である。電源異常が発生していない正常時では、電源管理回路３は、Ｌレベルの電源異常フラグを出力する。この状態では、フリップフロップ２２の非同期セット端子の入力は、インバータ２３によって反転されたＨレベルに維持される。フリップフロップ２２は、非同期セット端子の入力レベルがＨレベル（“１”）に維持されているため、電源異常保持フラグのレベルを初期値であるＬレベル（“０”）として出力する。

半導体集積回路１Ｂの電源電圧の低下や瞬断等の電源異常が発生すると、電源管理回路３は、電源異常フラグをＬレベルから一時的にＨレベル（アクティブレベル）とする。このアクティブレベルの電源異常フラグは、半導体集積回路１Ｂを介して割り込みコントローラに供給される。また、半導体集積回路１Ｂでは、Ｈレベルの電源異常フラグがインバータ２３によってＬレベルに反転され、フリップフロップ２２の非同期セット端子Ｓｅｔに与えられる。これによりノイズ検知回路１０Ｂの出力するノイズ検知信号（本実施形態では電源異常保持フラグを兼ねる）がデータ“１”に対応したアクティブレベルとなる。この結果、割り込み要求手段２６は、割り込みコントローラに対して割り込み要求信号を出力する。この割り込み要求信号を受け取った割り込みコントローラは、その時点において電源異常フラグがアクティブレベルであることから、半導体集積回路１Ｂにおいて電源電圧の低下や瞬断等の電源異常が発生したと判断し、この電源異常の対策となる割り込み処理を要求する割り込み要求をＣＰＵに対して行う。そして、ＣＰＵが割り込み要求に対して割り込み応答を割り込みコントローラに返すと、割り込みコントローラは、ＣＰＵにおいて現在アクティブである割り込み処理が半導体集積回路１Ｂの電源異常に対応した割り込み処理である旨を示す割り込みステータス情報を割り込みステータスレジスタに記憶させる。

半導体集積回路１Ｂでは、電源管理回路３から出力される電源異常フラグがＨレベルからＬレベルに戻ったとしても、電源異常への対策が完了するまでの間、フリップフロップ２２は、アクティブレベルである電源異常保持フラグを保持する。以後の処理は、ノイズに起因した誤動作への対策である処理と同様である。

本実施形態においても、上記第１および第２実施形態と同様な効果が得られる。また、本実施形態によれば、電源線や接地線のノイズ発生の有無だけでなく、電源異常も割り込みコントローラやＣＰＵに知らせることができる。このため、本実施形態によれば、第１実施形態の半導体集積回路１に比べ、より確実に半導体集積回路１Ｂの誤動作を防止することができ、信頼性を高くすることができる。

なお、本実施形態のように、電源異常フラグをフリップフロップ２２の非同期セット端子Ｓｅｔに与える代わりに、例えば電源異常フラグをデータ入力端子Ｄに与え、クロックによりフリップフロップ２２に書き込む、という構成にすることも考えられる。しかし、このように構成することは適切ではない。何故ならば、電源異常が発生する場合には、クロックにも異常が生じる虞がある。例えば、クロックのレベルがフリップフロップ２２のクロック端子ＣＫのスレッショルド電圧を上回らないこともある。このような場合、電源異常フラグをクロックによりフリップフロップ２２に書き込むことができず、電源異常の発生を適切に割り込みコントローラ等に知らせることができない虞がある。

これに対し、本実施形態の半導体集積回路１Ｂでは、電源異常フラグをフリップフロップ２２の非同期セット端子Ｓｅｔに供給する。これにより、半導体集積回路１Ｂでは、電源異常フラグが一瞬でも立ち上がれば、フリップフロップ２２の保持する電源異常保持フラグを切り換えることができる。従って、半導体集積回路１Ｂによれば、少なくとも電源異常フラグ自体が正常であればその電源異常フラグを割り込みコントローラ等に伝えることができるため、電源異常フラグをクロックによりフリップフロップ２２に書き込む構成に比べ、信頼性を高くすることができる。

また、本実施形態による半導体集積回路１Ｂでは、接地線のノイズ発生を検知するフリップフロップ２２の非同期セット端子Ｓｅｔに電源異常フラグが与えられていた。しかし、半導体集積回路１Ｂは、電源線のノイズ発生を検知するフリップフロップの非同期リセット端子に電源異常フラグを与える構成であっても良い。また、半導体集積回路１Ｂは、それらを組み合わせた構成であっても良い。

＜第４実施形態＞
図７は、この発明の第４実施形態である半導体集積回路１Ｃの構成を示す回路図である。半導体集積回路１Ｃは、ノイズ検知回路１０に代えてノイズ検知回路１０Ｃを有する点において第１実施形態の半導体集積回路１と異なる。ノイズ検知回路１０Ｃは、インバータ１３に代えてインバータ１３Ｃを、論理和回路１４に代えて論理積回路１４Ｃを有する点においてノイズ検知回路１０と異なる。

ノイズ検知回路１０Ｃでは、フリップフロップ１１の出力信号と、フリップフロップ１２の出力信号をインバータ１３Ｃにより反転した信号が論理積回路１４Ｃに入力される。論理積回路１４Ｃは、入力がローアクティブであり、かつ、出力がローアクティブである論理和回路として機能する。すなわち、論理積回路１４Ｃは、フリップフロップ１１の出力信号またはインバータ１３Ｃの出力信号の少なくとも一方がアクティブレベル（Ｌレベル）である場合にアクティブレベル（Ｌレベル）のノイズ検知信号を出力する。割り込み要求手段は、複数のノイズ検知回路１０Ｃの出力する複数のノイズ検知信号のうち少なくとも１つがアクティブレベル（Ｌレベル）である場合に割り込みコントローラを介してＣＰＵに対する割り込み要求を行う。

本実施形態においても、電源投入時に発生する初期化信号ＩＣ＿Ｎによって、各ノイズ検知回路１０Ｃのフリップフロップ１１の記憶データは“１”に、フリップフロップ１２の記憶データは“０”に初期化される。従って、正常時では、各ノイズ検知回路１０Ｃの出力するノイズ検知信号は非アクティブレベル（Ｈレベル）を維持する。

あるノイズ検知回路１０Ｃのフリップフロップ１１のクロック端子ＣＫに接続された電源線にノイズが発生し、その影響により、フリップフロップ１１にデータ“０”が書き込まれると、そのノイズ検知回路１０Ｃの出力するノイズ検知信号がアクティブレベル（Ｌレベル）となる。これにより割り込み要求手段は、割り込みコントローラを介してＣＰＵへの割り込み要求を行う。

一方、あるノイズ検知回路１０Ｃのフリップフロップ１２のクロック端子ＣＫに接続された接地線にノイズが発生し、その影響により、フリップフロップ１２にデータ“１”が書き込まれると、そのノイズ検知回路１０Ｃの出力するノイズ検知信号がアクティブレベル（Ｌレベル）となる。この場合も、割り込み要求手段は、割り込みコントローラを介してＣＰＵへの割り込み要求を行う。

従って、本実施形態においても上記第１実施形態と同様の効果が得られる。

＜他の実施形態＞
以上、この発明の第１〜第４実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

（１）上記各実施形態におけるノイズ検知回路では、電源線または接地線のレベル変化に応じて記憶データが書き換えられる順序回路として、Ｄ型フリップフロップを使用したが、他の種類の順序回路を使用してもよい。例えば、ノイズ検知回路を構成する順序回路として、セット−リセット型フリップフロップやラッチなどを使用してもよい。

（２）上記第１実施形態の半導体集積回路１では、複数のノイズ検知回路１０が半導体チップ上に分散配置されていた。しかし、半導体集積回路１は、少なくとも１個以上のノイズ検知回路１０を有していれば良い。ノイズ検知回路１０を有していれば、半導体集積回路１において電源線または接地線のノイズ発生を検知できるからである。他の実施形態においても同様である。

（３）上記第１実施形態のノイズ検知回路１０は、フリップフロップ１１とフリップフロップ１２とを有していた。しかし、ノイズ検知回路は、電源線のレベル変化に応じて記憶データが書き換えられるフリップフロップと接地線のレベル変化に応じて記憶データが書き換えられるフリップフロップの少なくともいずれか一方を有していれば良い。電源線または接地線のいずれか一方のノイズ発生を検知することができるからである。

（４）上記各実施形態では、フリップフロップ１１のクロック端子に電源線が接続され、フリップフロップ１２および２２のクロック端子に接地線が接続されていた。しかし、電源線や接地線の接続先は、クロック端子に限らない。例えば電源線をフリップフロップのローアクティブの非同期セット端子または非同期リセット端子に接続し、接地線をフリップフロップのハイアクティブの非同期セット端子または非同期リセット端子に接続してもよい。すなわち、ノイズ検知回路は、少なくともフリップフロップの記憶データが電源線または接地線のレベル変化に応じて書き換えられる構成であれば良い。

１，１Ａ，１Ｂ，１Ｃ…半導体集積回路、３…電源管理回路、１０，１０Ｂ，１０Ｃ…ノイズ検知回路、１１，１２，２２…フリップフロップ、１３，１３Ｃ，２３…インバータ、１４…論理和回路、１４Ｃ…論理積回路、１５…外部インターフェース、２６…割り込み要求手段。

Claims (6)

1. 電源線または接地線のレベル変化に応じて記憶データが書き換えられる順序回路を含み、前記順序回路の記憶データの変化に基づいて電源線または接地線のノイズ発生を検知するノイズ検知回路を具備することを特徴とする半導体集積回路。
2. 前記順序回路の記憶データを初期化する初期化手段を具備することを特徴とする請求項１に記載の半導体集積回路。
3. 前記ノイズ検知回路が前記ノイズ発生を検知するのに応じて、前記半導体集積回路の外部の装置に割り込み要求を行う割り込み要求手段を具備することを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記順序回路を半導体チップ上に複数分散配置してなることを特徴とする請求項１〜３のいずれか１の請求項に記載の半導体集積回路。
5. 複数の前記順序回路の記憶データを前記半導体集積回路の外部の装置に供給するインターフェース回路を具備することを特徴とする請求項１〜４のいずれか１の請求項に記載の半導体集積回路。
6. 前記半導体集積回路の外部から与えられる電源異常フラグに応じて前記順序回路の記憶データが書き換えられることを特徴とする請求項１〜５のいずれか１の請求項に記載の半導体集積回路。

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