JP2614284B2 - データ処理システムのリセット回路 - Google Patents
データ処理システムのリセット回路Info
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第３図、第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ） 一実施例の説明（第２図） （ｂ） 他の実施例の説明 発明の効果 〔概要〕 データ処理システムのシステムリセット信号を発生す
るため、バスマスター機能とバスハンダ検出機能とを設
けたリセット回路に関し、 バスマスターとなってリセットを行うとともに、バー
スト転送を阻害せずに、全てのバスハング状態を検出す
ることを目的とし、 複数のマスターとメモリとがバスを介して接続され、
バスリクエスト信号に対しバス調停回路がバスグラント
信号を発行し、該バスの使用を許可するデータ処理シス
テムにおけるシステムリセット信号を発生するためのリ
セット回路において、リセット指示に基づいて該バス調
停回路にバスリクエスト信号を発生するリクエスト発生
回路と、該バス調停回路からのバスグラント信号に応じ
てシステムリセット信号を発生する第１のリセット発生
回路と、バスリクエスト信号発生後所定時間経過しても
該バスグラント信号が得られないことに応じてシステム
リセット信号を発生する第２のリセット発生回路とを有
する。
るため、バスマスター機能とバスハンダ検出機能とを設
けたリセット回路に関し、 バスマスターとなってリセットを行うとともに、バー
スト転送を阻害せずに、全てのバスハング状態を検出す
ることを目的とし、 複数のマスターとメモリとがバスを介して接続され、
バスリクエスト信号に対しバス調停回路がバスグラント
信号を発行し、該バスの使用を許可するデータ処理シス
テムにおけるシステムリセット信号を発生するためのリ
セット回路において、リセット指示に基づいて該バス調
停回路にバスリクエスト信号を発生するリクエスト発生
回路と、該バス調停回路からのバスグラント信号に応じ
てシステムリセット信号を発生する第１のリセット発生
回路と、バスリクエスト信号発生後所定時間経過しても
該バスグラント信号が得られないことに応じてシステム
リセット信号を発生する第２のリセット発生回路とを有
する。
本発明は、データ処理システムのシステムリセット信
号を発生するため、バスマスター機能とバスハング検出
機能とを設けたリセット回路に関する。
号を発生するため、バスマスター機能とバスハング検出
機能とを設けたリセット回路に関する。
データ処理システムにおいては、動作不良、エラー等
の発生に応じてシステムのリセットを行う必要があり、
このためリセットキー又はスイッチの操作に応じてシス
テムリセット信号を発生するリセット回路が用いられて
いる。
の発生に応じてシステムのリセットを行う必要があり、
このためリセットキー又はスイッチの操作に応じてシス
テムリセット信号を発生するリセット回路が用いられて
いる。
このようなリセットを発生するには、リセット時のメ
モリ内容は重要な情報が多い為、リセットに対するメモ
リの保護が必要となるとともに、マスターがバスを占有
し放しのバスハング時には、早急にリセットをかける必
要がある。
モリ内容は重要な情報が多い為、リセットに対するメモ
リの保護が必要となるとともに、マスターがバスを占有
し放しのバスハング時には、早急にリセットをかける必
要がある。
第３図はデータ処理システムの説明図である。
データ処理システムは、バス７に対し複数のマスター
３、５とメモリ４が接続されて構成されている。
３、５とメモリ４が接続されて構成されている。
この例では、マスターとしてマイクロプロセッサ（MP
U）３と、DMAC（ダイレクトメモリアクセスコントロー
ラ）が設けられており、更にスレーブとしてI/Oユニッ
ト６が設けられている。
U）３と、DMAC（ダイレクトメモリアクセスコントロー
ラ）が設けられており、更にスレーブとしてI/Oユニッ
ト６が設けられている。
メモリ４は、メモリ本体4bとDRAMC（ダイナミック R
AM コントローラ）4aとで構成され、バス７は、アドレ
スバス、データバス、アドレスストローブ線＊AS、デー
タストローブ線＊DS、ライトタイミング線＊WRTを含ん
でいる。
AM コントローラ）4aとで構成され、バス７は、アドレ
スバス、データバス、アドレスストローブ線＊AS、デー
タストローブ線＊DS、ライトタイミング線＊WRTを含ん
でいる。
マスター３、５に対し、バス調停回路２が設けられて
おり、各マスターのバス占有要求（バスリクエスト）信
号に対し、優先順位に従いバス占有許可（バスグラン
ト）信号を発行する。
おり、各マスターのバス占有要求（バスリクエスト）信
号に対し、優先順位に従いバス占有許可（バスグラン
ト）信号を発行する。
リセット回路１は、リセットスイッチ（図示せず）の
リセット指示RSTSWに応じてシステムリセット信号を動
作部分であるMPU3、DMAC5、DRAMC4a、I/O6へ出力し、リ
セットせしめる。
リセット指示RSTSWに応じてシステムリセット信号を動
作部分であるMPU3、DMAC5、DRAMC4a、I/O6へ出力し、リ
セットせしめる。
第４図は従来のリセット回路の説明図である。
リセット回路１は、リクエスト発生回路10と、４つの
リセット信号発生回路11〜14と、オアゲート15と、リセ
ット出力回路16と、クリア信号発生回路17で構成されて
いた。
リセット信号発生回路11〜14と、オアゲート15と、リセ
ット出力回路16と、クリア信号発生回路17で構成されて
いた。
リクエスト発生回路10は、リセットスイッチ（図示せ
ず）のリセットスイッチ信号RSTSWをクロックとし、デ
ータ端子Ｄに5V（ハイレベル）が入力されたフリップフ
ロップで構成され、リセットバスリクエスト信号RSTB
R、＊RSTBRをバス調停回路２へ出力する。
ず）のリセットスイッチ信号RSTSWをクロックとし、デ
ータ端子Ｄに5V（ハイレベル）が入力されたフリップフ
ロップで構成され、リセットバスリクエスト信号RSTB
R、＊RSTBRをバス調停回路２へ出力する。
11はバスマスターリセット信号発生回路であり、アド
レスストローブ＊ASを反転するインバータ11aと、バス
占有ACK信号＊BGACKを反転するインバータ11bと、リセ
ットバスグラント信号＊RSTBGとインバータ11a、11bの
出力との反転信号のアンドをとる入力反転型３アンドゲ
ート11cを有している。
レスストローブ＊ASを反転するインバータ11aと、バス
占有ACK信号＊BGACKを反転するインバータ11bと、リセ
ットバスグラント信号＊RSTBGとインバータ11a、11bの
出力との反転信号のアンドをとる入力反転型３アンドゲ
ート11cを有している。
12〜14はバスハング検出リセット信号発生回路であ
る。
る。
発生回路12は、バスリクエスト信号RSTBRをデータ入
力として、アドレスストローブ＊ASをクロックとした２
段のフリップフロップ12a、12bで構成され、バスリクエ
スト信号RSTBRの発生後、アドレスストローブ＊ASのネ
ゲートが２回続くと、バスハング状態と判定し、強制リ
セット信号を発生する。
力として、アドレスストローブ＊ASをクロックとした２
段のフリップフロップ12a、12bで構成され、バスリクエ
スト信号RSTBRの発生後、アドレスストローブ＊ASのネ
ゲートが２回続くと、バスハング状態と判定し、強制リ
セット信号を発生する。
一方、発生回路13、14は、各々リセットバスリクエス
ト＊RSTBRとアドレスストローブ＊AS、ASのNORをとるNO
Rゲート13a、14aと、NORゲート13a、14aの出力がクリア
入力とされるカウンタ13b、14bとを有し、リセットバス
リクエスト信号＊RSTBRの発生中にアドレスストローブ
＊AS、ASがカウンタ13b、14bの計数時間終了後も出っ放
しであると、バスハング状態と判定し、強制リセット信
号を発生するものである。
ト＊RSTBRとアドレスストローブ＊AS、ASのNORをとるNO
Rゲート13a、14aと、NORゲート13a、14aの出力がクリア
入力とされるカウンタ13b、14bとを有し、リセットバス
リクエスト信号＊RSTBRの発生中にアドレスストローブ
＊AS、ASがカウンタ13b、14bの計数時間終了後も出っ放
しであると、バスハング状態と判定し、強制リセット信
号を発生するものである。
これらのリセット信号は、オアゲート15を介しフリッ
プフロップで構成されたリセット出力回路16よりシステ
ムリセット信号RSTが発生され、クリア回路17はシステ
ムリセット信号RST発行後２クロック遅れてクリア信号
＊CLRを発生し、リクエスト発生回路10、リセット信号
発生回路12及びリセット出力回路16をクリアする。
プフロップで構成されたリセット出力回路16よりシステ
ムリセット信号RSTが発生され、クリア回路17はシステ
ムリセット信号RST発行後２クロック遅れてクリア信号
＊CLRを発生し、リクエスト発生回路10、リセット信号
発生回路12及びリセット出力回路16をクリアする。
この従来技術では、バス調停では、リセットが最優先
のため、調停が正常に行われた時には、バスグラント信
号＊RSTBGによりバスマスターとなって、リセット信号
発生回路11よりリセット信号を発生する。
のため、調停が正常に行われた時には、バスグラント信
号＊RSTBGによりバスマスターとなって、リセット信号
発生回路11よりリセット信号を発生する。
従って、バスマスターとなり、バス占有権を獲得して
いるので、メモリアクセス中にリセットが発生せず、メ
モリ内容の保護ができる。
いるので、メモリアクセス中にリセットが発生せず、メ
モリ内容の保護ができる。
一方、バスグラント信号＊RSTBGが得られない場合に
は、通常最優先のリセットバスリクエストに対し、２サ
イクル（アドレスストローブ信号＊ASのネゲートのエッ
ジ）でバスグラント信号＊RSTBGがえられるから、２回
のアドレスストローブ信号＊ASの間にバスグラント信号
＊RSTBGがえられない時は、リセット信号発生回路12よ
りバスハング状態（主に調停回路２の故障による）とし
て強制リセット信号を発生するようにしていた。
は、通常最優先のリセットバスリクエストに対し、２サ
イクル（アドレスストローブ信号＊ASのネゲートのエッ
ジ）でバスグラント信号＊RSTBGがえられるから、２回
のアドレスストローブ信号＊ASの間にバスグラント信号
＊RSTBGがえられない時は、リセット信号発生回路12よ
りバスハング状態（主に調停回路２の故障による）とし
て強制リセット信号を発生するようにしていた。
他のバスハング状態としては、マスターまたはスレー
ブの故障により、アドレスストローブ＊ASがネゲート又
はアサート状態を継続し続けることであり、これをリセ
ット信号発生回路13、14で検出し、強制リセット信号を
発生していた。
ブの故障により、アドレスストローブ＊ASがネゲート又
はアサート状態を継続し続けることであり、これをリセ
ット信号発生回路13、14で検出し、強制リセット信号を
発生していた。
ところで、DMAC等のバースト転送の場合は、長時間バ
ス７を占有する可能性があり、この時バスグラントACK
信号を落とさせず、アドレスストローブ＊ASのアサート
／ネゲートを繰り返す。
ス７を占有する可能性があり、この時バスグラントACK
信号を落とさせず、アドレスストローブ＊ASのアサート
／ネゲートを繰り返す。
この場合、従来技術では、正常のバースト転送がリセ
ット信号発生回路12によって２サイクルで打切られ、途
中で打ち切られてしまうという問題があった。
ット信号発生回路12によって２サイクルで打切られ、途
中で打ち切られてしまうという問題があった。
又、マスターの故障により、バスグラントACK信号を
落とさずに、アドレスストローブ＊ASのアサート／ネゲ
ートを繰り返すバスハング状態の場合は、これを検出し
てリセット信号を発生することができないという問題が
あった。
落とさずに、アドレスストローブ＊ASのアサート／ネゲ
ートを繰り返すバスハング状態の場合は、これを検出し
てリセット信号を発生することができないという問題が
あった。
従って、本発明は、バスマスターとなってリセットを
行うとともに、バースト転送を阻害せずに、全てのバス
ハング状態を検出することのできるデータ処理システム
のリセット回路を提供することを目的とする。
行うとともに、バースト転送を阻害せずに、全てのバス
ハング状態を検出することのできるデータ処理システム
のリセット回路を提供することを目的とする。
第１図は本発明の原理図である。
本発明は、第１図に示すように、複数のマスター３、
５とメモリ４とがバス７を介して接続され、バスリクエ
スト信号に対しバス調停回路２がバスグラント信号を発
行し、該バス７の使用を許可するデータ処理システムに
おけるシステムリセット信号を発生するためのリセット
回路において、リセット指示に基づいて該バス調停回路
２にバスリクエスト信号を発生するリクエスト発生回路
10と、該バス調停回路２からのバスグラント信号に応じ
てシステムリセット信号を発生する第１のリセット発生
回路11と、バスリクエスト信号発生後所定時間経過して
も該バスグラント信号が得られないことに応じてシステ
ムリセット信号を発生する第２のリセット発生回路18と
を有するものである。
５とメモリ４とがバス７を介して接続され、バスリクエ
スト信号に対しバス調停回路２がバスグラント信号を発
行し、該バス７の使用を許可するデータ処理システムに
おけるシステムリセット信号を発生するためのリセット
回路において、リセット指示に基づいて該バス調停回路
２にバスリクエスト信号を発生するリクエスト発生回路
10と、該バス調停回路２からのバスグラント信号に応じ
てシステムリセット信号を発生する第１のリセット発生
回路11と、バスリクエスト信号発生後所定時間経過して
も該バスグラント信号が得られないことに応じてシステ
ムリセット信号を発生する第２のリセット発生回路18と
を有するものである。
本発明では、リセットバスグラント信号が与えられた
時はバスマスターとなってリセット信号を発行する点は
従来と変わりないが、バスハング状態を検出する条件を
変えた。
時はバスマスターとなってリセット信号を発行する点は
従来と変わりないが、バスハング状態を検出する条件を
変えた。
即ち、バスハング状態となれば、リセットバスリクエ
スト発行に対し、一定期間の間にリセットバスグラント
信号が出力されないため、第２のリセット回路を設けて
一定時間内のバスグラント信号の発行を監視し、リセッ
ト信号を発生するものである。
スト発行に対し、一定期間の間にリセットバスグラント
信号が出力されないため、第２のリセット回路を設けて
一定時間内のバスグラント信号の発行を監視し、リセッ
ト信号を発生するものである。
この場合、一定期間をバースト転送期間より長くとれ
ば、正常なバースト転送をバスハング状態と誤検出する
ことがなく、全てバスハング状態、例えば、調停回路の
故障によるバスリクエストの発行停止、マスター又はス
レーブの故障によるバスグラントACKとアドレスストロ
ーブ＊ASの継続発行等を検出し、リセットをかけること
ができる。
ば、正常なバースト転送をバスハング状態と誤検出する
ことがなく、全てバスハング状態、例えば、調停回路の
故障によるバスリクエストの発行停止、マスター又はス
レーブの故障によるバスグラントACKとアドレスストロ
ーブ＊ASの継続発行等を検出し、リセットをかけること
ができる。
又、時間監視の第２のリセット発生回路18を設ければ
よいので、リセット回路の構成を簡単にし、小型化及び
低価格にも寄与する。
よいので、リセット回路の構成を簡単にし、小型化及び
低価格にも寄与する。
（ａ） 一実施例の説明 第２図は本発明の一実施例構成図である。
図中、第１図、第３図及び第４図で示したものと同一
のものは、同一の記号で示してある。
のものは、同一の記号で示してある。
バスハング検出のためには、第２のリセット回路18が
１つ設けられており、クロックCLKをクロック入力端子
に受け、計数し、リセットバスリクエスト信号RSTBRが
クリア端子に入力されるカウンタ18で構成されている。
１つ設けられており、クロックCLKをクロック入力端子
に受け、計数し、リセットバスリクエスト信号RSTBRが
クリア端子に入力されるカウンタ18で構成されている。
このため、リセットスイッチが押下され、リセットバ
スリクエスト信号＊RSTBRがリクエスト発生用FF10より
発生され、これに応じてバス調停回路２より正常にリセ
ットバスグラント信号＊RSTBGが発生すると、従来通り
第１のリセット信号発生回路11から強制リセット信号が
発生し、オアゲート15を介しリセット出力回路16からシ
ステムリセット信号RSTが発生し、システムリセットが
かかる。
スリクエスト信号＊RSTBRがリクエスト発生用FF10より
発生され、これに応じてバス調停回路２より正常にリセ
ットバスグラント信号＊RSTBGが発生すると、従来通り
第１のリセット信号発生回路11から強制リセット信号が
発生し、オアゲート15を介しリセット出力回路16からシ
ステムリセット信号RSTが発生し、システムリセットが
かかる。
システムリセット信号RSTは、クリア回路17がシステ
ムリセット信号RSTを３クロック分遅延させてクリア信
号＊CLRを発生するから、３クロック後のクリア信号に
よって、リクエスト発生回路10及びリセット出力回路16
がクリアされ、リセットバスリクエスト信号RSTBR及び
システムリセット信号RSTが落ちる。
ムリセット信号RSTを３クロック分遅延させてクリア信
号＊CLRを発生するから、３クロック後のクリア信号に
よって、リクエスト発生回路10及びリセット出力回路16
がクリアされ、リセットバスリクエスト信号RSTBR及び
システムリセット信号RSTが落ちる。
一方、リセットバスリクエスト信号RSTBRが発生する
と、カウンタ18のクリアが解除され、カウンタ18がクロ
ックの計数を開始する。
と、カウンタ18のクリアが解除され、カウンタ18がクロ
ックの計数を開始する。
前述の如く、リセットバスグラント信号RSTBGが発行
されると、３クロック後にクリア信号が発行され、リセ
ットバスリクエスト信号RSTBRが落ち、カウンタ18はク
リアされる。
されると、３クロック後にクリア信号が発行され、リセ
ットバスリクエスト信号RSTBRが落ち、カウンタ18はク
リアされる。
逆に、いつまでもリセットバスグラント信号＊RSTBG
が発行されないと、カウンタ18はクロックCLKを計数し
続け、カウントオーバーとなり、リップルキャリ出力RC
を強制リセット信号として発生する。
が発行されないと、カウンタ18はクロックCLKを計数し
続け、カウントオーバーとなり、リップルキャリ出力RC
を強制リセット信号として発生する。
これによって、オアゲート15を介しリセット出力回路
16からシステムリセット信号RSTが発生し、システムリ
セットがかかる。
16からシステムリセット信号RSTが発生し、システムリ
セットがかかる。
このカウンタ18の計数容量をバースト転送にかかる時
間よりも大の例えば32μｓ程度としておくと、正常なバ
ースト転送が行われている間は、システムリセットがか
からず、バースト転送が途中で打ち切られることがな
い。
間よりも大の例えば32μｓ程度としておくと、正常なバ
ースト転送が行われている間は、システムリセットがか
からず、バースト転送が途中で打ち切られることがな
い。
又、バス調停回路２が故障し、32μｓの間にリセット
バスグラント信号＊RSTBGが上がらないときは、リセッ
トバスリクエスト信号RSTBRが落ちないため、カウント
オーバーとなり、強制リセット信号が発生し、第４図の
回路12と同等のバスハング検出動作を奏する。
バスグラント信号＊RSTBGが上がらないときは、リセッ
トバスリクエスト信号RSTBRが落ちないため、カウント
オーバーとなり、強制リセット信号が発生し、第４図の
回路12と同等のバスハング検出動作を奏する。
又、アドレスストローブ信号AS又は＊ASが、マスター
又はスレーブの故障によって上がりっ放しとなると、バ
ス調停回路２はアドレスストローブ＊ASのエッジで調整
を行うから、バス調停回路２はバス調停を行わず、32μ
ｓの間にリセットバスグラント信号＊RSTBGが発生しな
いので、同様にカウントオーバーとなり、強制リセット
信号が発生し、第４図の回路13、14と同等のバスハング
検出動作を奏する。
又はスレーブの故障によって上がりっ放しとなると、バ
ス調停回路２はアドレスストローブ＊ASのエッジで調整
を行うから、バス調停回路２はバス調停を行わず、32μ
ｓの間にリセットバスグラント信号＊RSTBGが発生しな
いので、同様にカウントオーバーとなり、強制リセット
信号が発生し、第４図の回路13、14と同等のバスハング
検出動作を奏する。
更に、マスター又はスレーブの故障でバスグラントAC
K＊DGACKを継続発行し続けた時は、バスグラントACK＊D
GACKが落ちないと、バス調停回路２は、バスリクエスト
に対するバス調停を行わないので、32μｓの間にリセッ
トバスグラント信号＊RSTBGが発生せず、同様にカウン
トオーバーとなり、強制リセット信号が発生する。
K＊DGACKを継続発行し続けた時は、バスグラントACK＊D
GACKが落ちないと、バス調停回路２は、バスリクエスト
に対するバス調停を行わないので、32μｓの間にリセッ
トバスグラント信号＊RSTBGが発生せず、同様にカウン
トオーバーとなり、強制リセット信号が発生する。
このようにして、リセットバスリクエスト信号＊RSTB
R発生後、32μｓ間に、リセットバスグラント信号＊RST
BGが得られない（バスリクエスト信号＊RSTBRが落ちな
い）場合には、バス調停回路２の調停動作不良、マスタ
ー、スレーブの故障によるアドレスストローブ信号＊AS
又はAS、バスグラントACK＊BGACKの出っ放し等のバスハ
ング状態であると判定し、強制リセット信号を発生する
ことができる。
R発生後、32μｓ間に、リセットバスグラント信号＊RST
BGが得られない（バスリクエスト信号＊RSTBRが落ちな
い）場合には、バス調停回路２の調停動作不良、マスタ
ー、スレーブの故障によるアドレスストローブ信号＊AS
又はAS、バスグラントACK＊BGACKの出っ放し等のバスハ
ング状態であると判定し、強制リセット信号を発生する
ことができる。
又、正常なバースト転送に対しては、バスハングと検
出せず、システムリセットをかけることがないので、バ
ースト転送が途中で打ち切られることもない。
出せず、システムリセットをかけることがないので、バ
ースト転送が途中で打ち切られることもない。
更に、カウンタ18を設けるだけで、全てのバスハング
状態を検出でき、回路の小型化、低価格化に寄与する。
状態を検出でき、回路の小型化、低価格化に寄与する。
（ｂ） 他の実施例の説明 上述の実施例では、マスターをMPUとDMACとしたが、
他の構成のものであってもよく、又第２のリセット回路
18の監視時間も32μｓに限らない。
他の構成のものであってもよく、又第２のリセット回路
18の監視時間も32μｓに限らない。
以上本発明を実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
以上説明した様に、本発明によれば、バスマスターと
なってリセットを行い、メモリのデータを保護するとと
もに、正常なバースト転送を阻害することなく、全ての
バスハング状態を検出してリセットをかけることができ
るという効果を奏し、正常動作を停止させずに確実にシ
ステムのリセットを行うことができる。
なってリセットを行い、メモリのデータを保護するとと
もに、正常なバースト転送を阻害することなく、全ての
バスハング状態を検出してリセットをかけることができ
るという効果を奏し、正常動作を停止させずに確実にシ
ステムのリセットを行うことができる。
又、回路の構成を簡単にできるため、小型化、低価格
化にも寄与するという効果も奏する。
化にも寄与するという効果も奏する。
第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図はデータ処理システムの説明図、 第４図は従来技術の説明図である。 図中、１……リセット回路、 ２……バス調停回路、 ３……プロセッサ（MPU）、 ４……メモリ、 ５……DMAC、 ７……バス、 10……リクエスト発生回路、 11……第１のリセット発生回路、 18……第２のリセット発生回路。
Claims (1)
- 【請求項１】複数のマスター（３、５）とメモリ（４）
とがバス（７）を介して接続され、バスリクエスト信号
に対しバス調停回路（２）がバスグラント信号を発行
し、該バス（７）の使用を許可するデータ処理システム
におけるシステムリセット信号を発生するためのリセッ
ト回路において、 リセット指示に基づいて該バス調停回路（２）はバスリ
クエスト信号を発生するリクエスト発生回路（10）と、 該バス調停回路（２）からのバスグラント信号に応じて
システムリセット信号を発生する第１のリセット発生回
路（11）と、 バスリクエスト信号発生後所定時間経過しても該バスグ
ラント信号が得られないことに応じてシステムリセット
信号を発生する第２のリセット発生回路（18）とを有す
ることを 特徴とするデータ処理システムのリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232834A JP2614284B2 (ja) | 1988-09-17 | 1988-09-17 | データ処理システムのリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232834A JP2614284B2 (ja) | 1988-09-17 | 1988-09-17 | データ処理システムのリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281110A JPH0281110A (ja) | 1990-03-22 |
| JP2614284B2 true JP2614284B2 (ja) | 1997-05-28 |
Family
ID=16945520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232834A Expired - Fee Related JP2614284B2 (ja) | 1988-09-17 | 1988-09-17 | データ処理システムのリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614284B2 (ja) |
-
1988
- 1988-09-17 JP JP63232834A patent/JP2614284B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0281110A (ja) | 1990-03-22 |
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