JPH03263153A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH03263153A JPH03263153A JP2063005A JP6300590A JPH03263153A JP H03263153 A JPH03263153 A JP H03263153A JP 2063005 A JP2063005 A JP 2063005A JP 6300590 A JP6300590 A JP 6300590A JP H03263153 A JPH03263153 A JP H03263153A
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- ccu
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- interrupt
- mpu
- signal
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- Pending
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- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 claims description 4
- 230000005856 abnormality Effects 0.000 claims description 2
- 238000012544 monitoring process Methods 0.000 claims 1
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Landscapes
- Debugging And Monitoring (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置、特に、ＣＰＵ、ＤＭＡコントロ
ーラ、通信制御ＬＳＩ、及びデュアルポートＲＡＭ等を
搭載する通信制御装置におけるデュアルボー）ＲＡＭの
ダンプ採集する情報処理装置に関する。
ーラ、通信制御ＬＳＩ、及びデュアルポートＲＡＭ等を
搭載する通信制御装置におけるデュアルボー）ＲＡＭの
ダンプ採集する情報処理装置に関する。
従来この種のダンプ採集方法は、ＣＰＵが何らかの原因
でストール（暴走）した場合、通信制御装置（ＣＣＵ）
をコントロールするＭＰＵから通信制御装置（ＣＣＵ）
内のデュアルポートＲＡＭの内容を読み出しダンプ媒体
等にストアするのが一般的であった。
でストール（暴走）した場合、通信制御装置（ＣＣＵ）
をコントロールするＭＰＵから通信制御装置（ＣＣＵ）
内のデュアルポートＲＡＭの内容を読み出しダンプ媒体
等にストアするのが一般的であった。
上述した従来の技術では、ＭＰＵがＣＣＵ内のデュアル
ボー）ＲＡＭの読み出しをしている最中（ダンプ中）で
も、回線からの受信データが存在した場合、ＤＭＡコン
トローラは回線制御ＬＳＩ等からのＤＭＡ要求信号を受
け、デュアルポートＲＡＭへデータの転送を実行してし
まい、本来採集したいＲＡＭの内容が変化し、障害が発
生した時点のＲＡＭの内容を採集することが出来なくな
るという欠点があった。
ボー）ＲＡＭの読み出しをしている最中（ダンプ中）で
も、回線からの受信データが存在した場合、ＤＭＡコン
トローラは回線制御ＬＳＩ等からのＤＭＡ要求信号を受
け、デュアルポートＲＡＭへデータの転送を実行してし
まい、本来採集したいＲＡＭの内容が変化し、障害が発
生した時点のＲＡＭの内容を採集することが出来なくな
るという欠点があった。
本発明の情報処理装置は、ＣＰＵ、ＤＭＡコントローラ
、通信制御ＬＳＩ及びデュアルポートＲＡＭを具備する
装置であって（以下ＣＣＵという）、ＣＣＵ内のＣＰＵ
に割込みを発生させるタイマ回路と、前記ＣＰＵからの
割込みに対する応答信号が規定時間内に返ってくるかを
監視するタイマ回路と、前記応答信号がないことによる
異常状態を外部へ通知する手段と、前記異常通知を受け
ＣＣＵを制御する別のＣＰＵ装置がＣＣＵ内の異常状態
を認識するためのフラグを持ちＣＣＵ内のデュアルポー
ト以外の素子をディスエーブルとし、メモリ内容の書換
えを不正に防ぐ手段を有している。
、通信制御ＬＳＩ及びデュアルポートＲＡＭを具備する
装置であって（以下ＣＣＵという）、ＣＣＵ内のＣＰＵ
に割込みを発生させるタイマ回路と、前記ＣＰＵからの
割込みに対する応答信号が規定時間内に返ってくるかを
監視するタイマ回路と、前記応答信号がないことによる
異常状態を外部へ通知する手段と、前記異常通知を受け
ＣＣＵを制御する別のＣＰＵ装置がＣＣＵ内の異常状態
を認識するためのフラグを持ちＣＣＵ内のデュアルポー
ト以外の素子をディスエーブルとし、メモリ内容の書換
えを不正に防ぐ手段を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
１はＣＣＵに入力される外部インタフェース受信信号、
２はインタフェース信号をＣＣＵ内部のＴＴＬレベルに
変換するためのレシーバ回路、３はＴＴＬレベルに変換
された受信データ、４は回線制御を行うＬＳＩ、５はＤ
ＭＡコントローラー６はＣＰＵ、７はＭＰＵからのメモ
リアクセス要求と６のＣＰＵからのメモリアクセス要求
が同時にあった場合にそのアクセス権を調停するための
７−ビタ、８はＣＣＵ内で発生する種々の割込み要求を
制御するための割込みコントローラー ９はＣＣＵ内の
ＣＰＵからもＭＰＵからもアクセス可能なデュアルボー
）ＲＡＭ、１０はＣＣＵ内のＩ１０命令をデコードする
コマンドデコーダ、１１はＭＰＵからのＩ１０命令をデ
コードするコマンドデコーダ、１２はＯＲ（論理和）回
−路、１３はフラグ回路、１４はＣＰＵ、ＤＭＡＣから
出力されるアドレス線、１５は内部データ線、１６はＣ
ＣＵとＭＰＵとを接続するシステムバス、１７は４から
ＤＭＡＣに対するＤＭＡ要求信号線、１８は１７の要求
に対する応答信号、１９はＤＭＡ ＣからＣＰＵに対す
るホールド信号、２０は１９のホールド信号に対する応
答信号、２１は本発明の装置からＣＰＵに対して一定間
隔で割込みを出力する信号線、２２は割込みコントロー
ラ８で選択された１本の信号でＣＰＵへの割込み信号線
、２３は信号線２２０割込みに対する応答信号、２４は
ＣＰＵからのＩｌｏ Ｒｅ ａ ｄ／Ｗｒ ｉ ｔ
ｅ信号、２５はＭＰＵからのコマンドをデコード後バッ
ファ回路１３をイネーブルにするための信号線、２６は
バッファ回路から出力されＭＰＵにエラー状態を知らせ
るためのデータ線、２７はリセット信号、２８はＡＮＤ
（論理積）回路、２９は本発明の装置から出力される
ＤＭＡＣへのリセット回路、３０は回線制御ＬＳＩへの
リセット信号（アクティブＬｏｗ）、３１は本発明の装
置からＭＰＵ等へエラー状態を知らせるための信号線、
３２は同じ＜ＭＰＵに対し割込み要求を伝える割込み信
号線、３３はシステムバスに接続される割込み線、３４
は７のアービタから出力されるＲＯＷ。
２はインタフェース信号をＣＣＵ内部のＴＴＬレベルに
変換するためのレシーバ回路、３はＴＴＬレベルに変換
された受信データ、４は回線制御を行うＬＳＩ、５はＤ
ＭＡコントローラー６はＣＰＵ、７はＭＰＵからのメモ
リアクセス要求と６のＣＰＵからのメモリアクセス要求
が同時にあった場合にそのアクセス権を調停するための
７−ビタ、８はＣＣＵ内で発生する種々の割込み要求を
制御するための割込みコントローラー ９はＣＣＵ内の
ＣＰＵからもＭＰＵからもアクセス可能なデュアルボー
）ＲＡＭ、１０はＣＣＵ内のＩ１０命令をデコードする
コマンドデコーダ、１１はＭＰＵからのＩ１０命令をデ
コードするコマンドデコーダ、１２はＯＲ（論理和）回
−路、１３はフラグ回路、１４はＣＰＵ、ＤＭＡＣから
出力されるアドレス線、１５は内部データ線、１６はＣ
ＣＵとＭＰＵとを接続するシステムバス、１７は４から
ＤＭＡＣに対するＤＭＡ要求信号線、１８は１７の要求
に対する応答信号、１９はＤＭＡ ＣからＣＰＵに対す
るホールド信号、２０は１９のホールド信号に対する応
答信号、２１は本発明の装置からＣＰＵに対して一定間
隔で割込みを出力する信号線、２２は割込みコントロー
ラ８で選択された１本の信号でＣＰＵへの割込み信号線
、２３は信号線２２０割込みに対する応答信号、２４は
ＣＰＵからのＩｌｏ Ｒｅ ａ ｄ／Ｗｒ ｉ ｔ
ｅ信号、２５はＭＰＵからのコマンドをデコード後バッ
ファ回路１３をイネーブルにするための信号線、２６は
バッファ回路から出力されＭＰＵにエラー状態を知らせ
るためのデータ線、２７はリセット信号、２８はＡＮＤ
（論理積）回路、２９は本発明の装置から出力される
ＤＭＡＣへのリセット回路、３０は回線制御ＬＳＩへの
リセット信号（アクティブＬｏｗ）、３１は本発明の装
置からＭＰＵ等へエラー状態を知らせるための信号線、
３２は同じ＜ＭＰＵに対し割込み要求を伝える割込み信
号線、３３はシステムバスに接続される割込み線、３４
は７のアービタから出力されるＲＯＷ。
ＣＯＬアドレス、３５はＣＣＵ、３６は本発明の情報処
理装置をそれぞれ表す。
理装置をそれぞれ表す。
第２図は第１図に示す情報処理装置３６の内部を示すブ
ロック図である。
ロック図である。
３７は一定間隔でＣＰＵへ割込みを発生させるタイマ■
回路、３８はタイマ■３７の出力をトリガにし、ＣＰＵ
からの応答信号が規定時間に返るかの時間監視をするタ
イマ■回路、３９はＰｕ１ｌｕｐ抵抗でＧＡＴＥ入力を
Ｈｉ ｇｈレベルに固定するもの、４０はタイマ■３７
．タイマ■３８へのＣＬＯＣＫ発生回路（水晶）、４１
は４０からのクロック出力線、４２はＧＡＴＥ入力端子
でＨｉｇｈレベル時はタイマ■３７．タイマ■３８の出
力へは影響しないが、Ｌｏｗレベル時、出力はマスクさ
れ、Ｈｉ ｇ ｈレベルに変化した時点よりカウントを
開始する。４３はタイマ■３７の出力、４４はフリップ
フロップ、４５はタイマ■３８の出力、４６はフリップ
フロップ、をそれぞれ表している。
回路、３８はタイマ■３７の出力をトリガにし、ＣＰＵ
からの応答信号が規定時間に返るかの時間監視をするタ
イマ■回路、３９はＰｕ１ｌｕｐ抵抗でＧＡＴＥ入力を
Ｈｉ ｇｈレベルに固定するもの、４０はタイマ■３７
．タイマ■３８へのＣＬＯＣＫ発生回路（水晶）、４１
は４０からのクロック出力線、４２はＧＡＴＥ入力端子
でＨｉｇｈレベル時はタイマ■３７．タイマ■３８の出
力へは影響しないが、Ｌｏｗレベル時、出力はマスクさ
れ、Ｈｉ ｇ ｈレベルに変化した時点よりカウントを
開始する。４３はタイマ■３７の出力、４４はフリップ
フロップ、４５はタイマ■３８の出力、４６はフリップ
フロップ、をそれぞれ表している。
第３図は第２図のタイマの３７からの出力信号４３およ
びタイマ■３８からの出力信号４５を表している。
びタイマ■３８からの出力信号４５を表している。
次にその動作について説明する。
第１図で仮にＣＰＵがストールしたとする。
通常は一定間隔で情報処理装置３６から割込みコントロ
ーラを経由しＣＰＵへ割込みをかげ、ＣＰＵが正常であ
れば割込み処理ルーチンにてコマンドデコーダ１０を通
して応答信号を返してくる。
ーラを経由しＣＰＵへ割込みをかげ、ＣＰＵが正常であ
れば割込み処理ルーチンにてコマンドデコーダ１０を通
して応答信号を返してくる。
それを第２図を用いてブロックの動作を説明すると、タ
イマ■３７がＣＰＵへ割込みをかけるのと同時にフリッ
プフロップ４４に対してマスタセット入力をＬｏｗレベ
ルにする。
イマ■３７がＣＰＵへ割込みをかけるのと同時にフリッ
プフロップ４４に対してマスタセット入力をＬｏｗレベ
ルにする。
するとフリップフロップ４４の出力はＨｉ ｇｈレベル
と変化し、タイマ■３８カウントが開始すれる。
と変化し、タイマ■３８カウントが開始すれる。
もし、ＣＰＵが何の問題もなく正常に動作していればＣ
ＰＵからの応答信号が応答信号線２３から（アクティブ
Ｌ ｏ ｗ）のフリップフロップ４４のマスタリセット
へ入力され、タイマ■３８のカウント動作は中止される
（クリアー）。
ＰＵからの応答信号が応答信号線２３から（アクティブ
Ｌ ｏ ｗ）のフリップフロップ４４のマスタリセット
へ入力され、タイマ■３８のカウント動作は中止される
（クリアー）。
しかし、ＣＰＵがストールしていると当然ＣＰＵからの
応答はなく、フリップフロップ４４もリセットされない
為タイマ■３８は規定時間をカウントし、フリップフロ
ップ４６のマスタセット端子をＬｏｗレベルにする。
応答はなく、フリップフロップ４４もリセットされない
為タイマ■３８は規定時間をカウントし、フリップフロ
ップ４６のマスタセット端子をＬｏｗレベルにする。
それにより信号線２９を通しＡＮＤ２８（負論理のＯＲ
）を経由し回線制御ＬＳＩをＲｅ５ｅｔ状態にし、仮に
回線インタフェースからの受信信号があった場合でもメ
モリを破壊せず、同時に信号線３２を通しＭＰＵに対し
て割込み要求（アクティブＨｉｇｈ）を発生し、それと
同時に信号線３１により異常状態をバッファ回路１３へ
出力する。
）を経由し回線制御ＬＳＩをＲｅ５ｅｔ状態にし、仮に
回線インタフェースからの受信信号があった場合でもメ
モリを破壊せず、同時に信号線３２を通しＭＰＵに対し
て割込み要求（アクティブＨｉｇｈ）を発生し、それと
同時に信号線３１により異常状態をバッファ回路１３へ
出力する。
そしてＭＰＵは信号線３３を経由して伝達された割込み
要求により何の異常かをセンスするため割込みルーチン
等でＣＣＵ３５に対しＩ１０命令を発行、コマンドデコ
ーダ１１によりバッファ１３のイネーブルをアクティブ
にし、システムノくスに対してエラー状態を伝達する。
要求により何の異常かをセンスするため割込みルーチン
等でＣＣＵ３５に対しＩ１０命令を発行、コマンドデコ
ーダ１１によりバッファ１３のイネーブルをアクティブ
にし、システムノくスに対してエラー状態を伝達する。
ＭＰＵはそのエラー状態を認識し、デュアルボー）ＲＡ
Ｍ９に対してのメモリリードコマンドにてダンプの採集
を行う。
Ｍ９に対してのメモリリードコマンドにてダンプの採集
を行う。
以上説明したように本発明は、ＣＣＵ内のＣＰＵが何ら
かの原因でストールが発生した場合でも即座にＤＭＡコ
ントローラに対してリセット信号を与え、それと同時に
ＭＰＵに対して割込みを発生させるため、万が一回線か
らの受信データがあった場合でも実質ＤＭＡ要求が無視
されるためＤＭＡコントローラによるデュアルボー）Ｒ
ＡＭのデータ破壊を最小限に抑えてＣＣＵ内のメモリ内
容を即座にＭＰＵが採集することが出来る効果がある。
かの原因でストールが発生した場合でも即座にＤＭＡコ
ントローラに対してリセット信号を与え、それと同時に
ＭＰＵに対して割込みを発生させるため、万が一回線か
らの受信データがあった場合でも実質ＤＭＡ要求が無視
されるためＤＭＡコントローラによるデュアルボー）Ｒ
ＡＭのデータ破壊を最小限に抑えてＣＣＵ内のメモリ内
容を即座にＭＰＵが採集することが出来る効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の詳細を示すブロック図、第３図は第２図のタイ
マ回路からの出力波形を示す波形図である。 １・・・・・・回線からの受信データ、２・・・・・・
レジ一バ、３・・・・・・レシーバからの出力信号、４
・・・・・・回線制御ＬＳ１．５−・・・・・ＤＭＡコ
ントローラー ６・・・・・・ＣＰＵ、７・・・・・
・アービター ８・・・・・・割込みコントローラ、９
・・・・・・デュアルポートＲＡＭ、１０・・・・・コ
マンドデコーダ■、１１・・・・・・コマンドデコーダ
■、１２・・・・・・ＯＲ回路、１３・・曲フラグ、１
４・・・・・・アドレス線、１５・・・・−・データ線
、１６・・・・−・システムバス、１７・・・・・・Ｄ
ＭＡ要求信号線、１８・・・・・・ＤＭＡ応答信号、１
９・・・・・・ＣＰＵへのホールド信号、２１・・・・
・・割込み信号線、２２・・・・・・ＣＰＵへの割込み
信号線、２３・・・・・・応答信号線、２４・・・・・
・ＣＰＵからのＩ１０リード／ライト信号、２５・・・
・・・バッファイネーブル信号線、２６・・・・・・エ
ラー状態伝達データ線、２７・・・・・・リセット信号
線、２８・・・・・・ＡＮＤ回路、２９・・・・・・リ
セット回路、３ｏ・・・・・・回線制御ＬＳＩへのリセ
ット信号、３１・・・・・・エラーを知らせる信号線、
３２・−・・・・ＯＲへの割込み信号線、３３・・・・
・・システムバスへの割込み信号線、３４・・・−ＲＯ
Ｗ、Ｃ０Ｌ７ドレス、３５−・・−ＣＣＵ。 ３６・・・・・・情報処理装置、３７・・・・・・タイ
マ■、３８・・・・・・タイマ■、３９・・・・・・Ｐ
ｕ１ｌ ｕｐ抵抗、４０・・・・・・水晶、４１・・
・・・・クロック線、４２・・・・・・ＧＡＴＥ端子、
４３・・・・・・タイマ■の出力、４４・・・・・・フ
リップフロップ、４５・・・・・・タイマ■の出力、４
６・・・・・・フリップフロップ。
第１図の詳細を示すブロック図、第３図は第２図のタイ
マ回路からの出力波形を示す波形図である。 １・・・・・・回線からの受信データ、２・・・・・・
レジ一バ、３・・・・・・レシーバからの出力信号、４
・・・・・・回線制御ＬＳ１．５−・・・・・ＤＭＡコ
ントローラー ６・・・・・・ＣＰＵ、７・・・・・
・アービター ８・・・・・・割込みコントローラ、９
・・・・・・デュアルポートＲＡＭ、１０・・・・・コ
マンドデコーダ■、１１・・・・・・コマンドデコーダ
■、１２・・・・・・ＯＲ回路、１３・・曲フラグ、１
４・・・・・・アドレス線、１５・・・・−・データ線
、１６・・・・−・システムバス、１７・・・・・・Ｄ
ＭＡ要求信号線、１８・・・・・・ＤＭＡ応答信号、１
９・・・・・・ＣＰＵへのホールド信号、２１・・・・
・・割込み信号線、２２・・・・・・ＣＰＵへの割込み
信号線、２３・・・・・・応答信号線、２４・・・・・
・ＣＰＵからのＩ１０リード／ライト信号、２５・・・
・・・バッファイネーブル信号線、２６・・・・・・エ
ラー状態伝達データ線、２７・・・・・・リセット信号
線、２８・・・・・・ＡＮＤ回路、２９・・・・・・リ
セット回路、３ｏ・・・・・・回線制御ＬＳＩへのリセ
ット信号、３１・・・・・・エラーを知らせる信号線、
３２・−・・・・ＯＲへの割込み信号線、３３・・・・
・・システムバスへの割込み信号線、３４・・・−ＲＯ
Ｗ、Ｃ０Ｌ７ドレス、３５−・・−ＣＣＵ。 ３６・・・・・・情報処理装置、３７・・・・・・タイ
マ■、３８・・・・・・タイマ■、３９・・・・・・Ｐ
ｕ１ｌ ｕｐ抵抗、４０・・・・・・水晶、４１・・
・・・・クロック線、４２・・・・・・ＧＡＴＥ端子、
４３・・・・・・タイマ■の出力、４４・・・・・・フ
リップフロップ、４５・・・・・・タイマ■の出力、４
６・・・・・・フリップフロップ。
Claims (1)
- ＣＰＵ、ＤＭＡコントローラ（以下ＤＭＡＣという）、
通信制御ＬＳＩ及びデュアルポートＲＡＭを具備する装
置であって（以下ＣＣＵという）、ＣＣＵ内のＣＰＵに
割込みを発生させるタイマ回路と、前記ＣＰＵからの割
込みに対する応答信号が規定時間内に返ってくるかを監
視するタイマ回路と、前記応答信号がないことによる異
常状態を外部へ通知する手段と、前記異常通知を受け前
記ＣＣＵを制御する別のＣＰＵ装置（以下ＭＰＵという
）が前記ＣＣＵ内の異常状態を認識するためのフラグを
持ち、前記ＣＣＵ内のデュアルポートＲＡＭ以外の素子
をディスエーブルし不正にメモリ内容の書き換えを防ぐ
手段を含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063005A JPH03263153A (ja) | 1990-03-13 | 1990-03-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063005A JPH03263153A (ja) | 1990-03-13 | 1990-03-13 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263153A true JPH03263153A (ja) | 1991-11-22 |
Family
ID=13216773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063005A Pending JPH03263153A (ja) | 1990-03-13 | 1990-03-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140343A (ja) * | 2006-12-05 | 2008-06-19 | Denso Corp | 電子装置 |
-
1990
- 1990-03-13 JP JP2063005A patent/JPH03263153A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008140343A (ja) * | 2006-12-05 | 2008-06-19 | Denso Corp | 電子装置 |
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