SU1176439A1 - Умножитель частоты - Google Patents

Abstract

УМНОЖИТЕЛЬ ЧАСТОТЫ, содержащий генератор частот, первый и второй управл емые генераторы частоты, измеритель периода, блок регистров, двоичный умножитель, вычитатель частот , узел формировани  задержки, формирователь импульсов и блок управлени , подключенный первым входом к шине ввода умножаемой частоты, вторым входом - к первому выходу генератора частот, выходом обнулени  - к входу обнулени  измерител  периода и входу обнулени  первого управл емого генератора частоты, группой управл ющих выходов - к группе синхровходов блока регистров, перва  группа информационных входов которого соединена с информационными выходами измерител  периода, информационный вход которого соединен с тактовым входом первого управл емого генератора частоты, соединенного входами опорных частот с выходами генератора частот, управл ющий вькод измерител  периода подключен к управл ющему входу первого управл ющего генератора частоты, группа информационных выходов которого соединена с второй группой входов блока регистров, перва  и втора  группы выходов которого подключены соответственно к информационным входам двоичного умножител  к второго управл емого генератора частоты, соединенного входами опорных частот с выходами генератора частот, выход второго управл емого генератора частоты соединен с первым входом вычитател  частот, второй вход -которого подклют чен к выходу двоичного умножител , тактовый вход которого подключен к выходу вычитател  частот и выходной шине умножител  частоты, первый вход узла формировани .задержки соединен (9 с первым выходом генератора частот, (Л выход формировател  импульсов соединен с синхровходами двоичного умножиCZ тел  и второго управл емого генератора частоты и с третьим входом блока управлени , при этом блок управлени  содержит две группы формирователей импульсов, группу элементов И и группу элементов ИЛИ, первые входы sl которых подключены к выходам соответОд ствующих элементов И группы, а вы ходы соединены с соответствующими со управл ющими выходами с второго по QD ( п - 1)-й (п-динамический диапазон) блока управлени , первые входы элементов И группы с первого по (п-1)-й соединены с выходами формирователей импульсов первой группы соответственно с второго по (п - 1)-й, выходы формирователей импульсов второй группы с первого по (п - 2)-и соединены с входами элементов ИЛИ с (п - 2)-го по первый соответственно, вход каждого формировател  импульсов первой группы, начина  с второго, соединен с выходом предьщущего формировател 

Description

импульсов первой группы, выход п-го формировател  импульсов первой группы соединен с выходом обнулени  блока управлени , каждого формировател  импульсов второй группы, начина  с второго, соединен с выходом предыдущего формировател  импульсов второй группы, вход первого формировател  импульсов второй группы соединен с третьим входом блока управлени , при этбм узел формировани  задержки содержит -триггер, элемент И и делитель частоты, подключенный выходом к первому управл ющему выходу узла формировани  задержки и входу сброса триггера , установочный вход которого соединен с первым входом узла формировани  задержки, второй вход и второй управл ющий выход которого подключены соответственно к первому и второму входам элемента И, выход которого подключен к входу делител  частоты, выход триггера соединен с вторым входом элемента И, отличающийс   тем, что, с целью повышени  точности , в него введены блок дополнительных узлов формировани  задержки и элемент ИЛИ, входы которого соединены с первьм управл ющим выходом узла формировани  задержки и группой управл ющих выходов блока дополнительных узлов формировани  задержки, первый вход которого соединен с первым выходом генератора частот, второй управл ющий выход узла формировани  задержки соединен с вторым входом блока дополнительных узлов формировани  задержки , третий вход которого соединен с вторым входом узла формировани  задержки и выходом обнулени  блока управлени , выход элемента ИЛИ соединен с входом обнулени  двоичного умножител  и зходом формировател  импульсов , кроме того, в блок управлени  введены регистр сдвига и узел

синхронизации, причем выход первого формировател  импульсов первой группы подключен к первому управл ющему выходу блока управлени , первый и второй входы которого соответственно соединены с первым и вторым входами узла синхронизации, выход которого подключен к входу первого формировател  импульсов первой группы, выход (п-2)-го формировател  импульсов второй группы соединен с первым управл ющим входом регистра сдвига, второй управл ющий вход которого соединен с выходом п-го формировател  импульсов первой группы, выходы разр дов регистра сдвига подключены к вторым входам соответствующих элементов И группы , при этом узел синхронизации содержит два триггера, первый и второй входы узла синхронизации соединены с синхровходами соответственно первого и второго триггеров, выход второго триггера соединен с выходом узла синхронизации и входом обнулени  первого триггера, выход которого соединен с информационным входом второго триггера , причем блок дополнительных узлов формировани  задержки содержит группу (п - 1) узлов формировани  задержки и группу (п - 1).элементов И, первые входы элементов И подключены к второму входу блока дополнительных УЗЛОВ формировани  задержки, третий вход которого подключен к первым входам формирователей задержки группы, вторые входы которых подключены к выходам элементов И группы, а первые управл ющие выходы соединены с управл ющими выходами группы блока дополнительных узлов формировани  задержки, второй управл ющий выход каждого узла формировани  задержки группы подключен к вхо- , дам всех последующих элементов И группы.

1

Изобретение относитс  к автомати-тке и вычислительной тзхнике и может быть использовано при построении быстродействующих преобразователей частоты временной группы,а также при построении частотно-импульсных

функциональных преобразователей информации .

Цель изобретени  - повышение точности умножени .

На фиг. 1 представлена структурна  схема умножител - частоты; на фиг. 2 - структурна  схема одной из возможных реализаций блока управле- ни ; на фиг. 3 - структурна  схема узла формировани  задержки и блока дополнительных узлов формировани  задержки. Умножитель частоты содержит блок 1 управлени , подключенный первым входом 2 к шине ввода умножаемой час тоты; вторым входом 3 - к первому выходу генератора 4 частот и к вторым входам соответственно 5 и 6 узла 7 формировани  задержки и блока 8 дополнительных узлов формировани  задержки; выходом обнулени  9- - последовательно к входу обнулени  измерител  периода 10 и входу обнулени  фазы первого управл емого генера тора 11, к первому управл ющему вхо.ду 12 узла 7 формировани  задержки и первому управл ющему входу 13 блока 8 дополнительных узлов формировани задержки; группой управл ющих выходов 14 - к группе синхровходов блока 15 регистров, перва  группа входов которого соединена с информационными выходами измерител  периода 10, счетный вход .которого св зан с тактовым выходом первого управл емого генератора 11, соединенного входами опорных частот с выходами генер тора 4 частот, причем управл ющий выход измерител  периода 10 подключен к управл ющему входу первого управл емого генератора 11, группа информационных выходов которого соединена с второй группой входов блока 15 регистра, перва  и втора  груп пы выходов которого подключены соответственно к информационным входам дво ичного умножител  16 и второго управ л емого генератора 17, соединенного входами опорных частот с выходами ге нератора 4 сетки частот, причем выход второго управл емого генератора 17 соединен с вторым входом вычитате л  частот 18, к первому входу Которо го подключен частотный выход двоично го умножител  16, соединенного такто вым входом с выходом вычитател  частот 18 и шиной вывода умноженной час тоты, при этом второй управл юпщй вы ход узла 7 формировани  задержки св  зан с вторым управл ющим входом 19 блока 8 дополнительных узлов формиро вани  задержки, группа выходов 20 ко торого вместе с первым управл ющим выходом 21 узла 7 формировани  задер 394 ки подключена к входам элемента ИЛИ 22, выход которого объединен с входом обнулени  двоичного умножител  16 и входом формировател  импульсов 23, вькод которого объединен с синхровходами двоичного умножител  16 и второго управл емого генератора 17 и третьим входом 24 блока 1 управлени . Блок 15 регистров содержит группу из (п - 1)-го последовательно соединенных регистров 25-j (где 1 4 j (п - 1)), синхровходы которых св заны -соответственно с группой синхровходов данного блока 15, перва  и втора  группы входов которого св заны соответственно с входами первой и второй групп разр дов первого регистра 25, а выходы первой и второй групп разр дов последнего регистра 25 - (п - 1)с первой и второй группами вьпсодов данного блока 15. Блок 1 управлени  содержит узел 26 синхронизации, реверсивный регистр сдвига 27, две группы соответственно из п и п - 2 последовательно соединенных формирователей 28 и 29, группу из п - 2 элементов И 30 и группу из п - 2 элементов ИЛИ 31, выходы последней вместе с выходом первого формировател  28-1 первой группы формирователей 28 подключены к группе управл ющих выходов 14 блока 1 управлени , причем первый 2 и второй 3 входы блока 1 управлени  соответственно св заны с первым и вторым входами узла 26 синхронизации, выход которого подключен к входу первого формировател  28-1 первой группы формирователей 28, выход (J + 1)-го формировател  28 - (j + 1) которой (где 1 j (п - 2)) подключен к первому входу j-ro элемента И 30, выход которого соединен с первым входом j-ro элемента ИЛИ 31, к второму входу которого подключен выход j-ro формировател  29 - j второй группы формирователей 29, вход первого формировател  29 - 1 которой соединен с третьим входом 24 блока 1 управлени , выход (п - 2)-го формировател  29 -. (п - 2) данной группы также соединен с первым управл ющим входом реверсивного регистра сдвига 27, второй управл ющий вход которого объединен с выходом п-го формировател  28 - п первой группы формирователей 28 и выходом обнулени  9 блока 1 управлеHHHj выходы реверсивного регистра

сдвига 27 последовательно подключены к вторым входам элементов И 30, j-й выход - -к второму входу j -го элемента И 30 - J.

Узел 26 синхронизации содержит два триггера 32, первый и второй входы узла 26 синхронизации соедине-: ны с синхровходами соответственно первого 32 - 1 и второго 32-2 триггеров , выход последнего объединен с выходом узла 26 синхронизации и входом обнулени  первого триггера 32 - 1, выход которого св зан с ин формационным входом второго триггера 32 - 2.

Узел 7 формировател  задержки содержит триггер 33, элемент И 34, делитель 35, выход которого объединен с первым управл ющим выходом21 узла 7 формировани  задержки и входом обнулени  триггера 33, с установочным входом которого св зан управл ющий вход 12 данного узла 7, причем вход триггера 33 объединен с вторым управл ющим выходом 19 узла 7 и первым входом элемента И 34, к .второму входу которого подключен второй вход 5 узла 7, выход элемента И 34 соединен с входом делител  35.

Блок 8 дополнительных узлов формировани  задержки содержит группу 36 узлов формировани  задержки и группу элементов И 37 по (п - 1)-му элементу кажда , первые входы элементов последней группы 37 объединены между собой и с вторым управл ющим входом 19 блока 8, причем к управл ющему входу j-ro узла 36 формировани  задержки блока 8 подключен выход j-ro элемента И 37 (где 1 j (п - 1)), который имеет j + 1 входов, последние (j + 1)-е входы J-X.элементов И 37 объединены между собой и с первым управл ющим входом 13 блока 8, вто- . рой управл ющий вход которого объединен со счетными входами узлов 36 формировани  задержки, первые управл ющие выходы которых соответственно св заны с группой управл ющих выхо-г дов 20 блока 8, причем второй управл ющий выход каждого j-ro узла 36 формировани  задержки объединен-с (J+ 1)-ми входами i-x элементов И 37 (где j i Ч(п - 1)).

Умножитель работает следующим образом .

Импульсна  последовательность

м«н М (Kc гД f«viH fM«kt

соответственно минимальное и максимальное значение умножаемой частоты, поступает на первый вход 2 блока 1 управлени , где подаетс  на первый вход узла 26 синхронизации, который предназначен дл  согласовани  случайного во времени момента поступлени  входного импульса с опорной частотой. С выхода узла 26 засйнхронизированный импульс поступает на вход первого формировател  28 - 1. За врем , равное полупериоду опорной частоты, на выходах первой группы формирователей 28 формируютс  последователь.но п сдвинутьк во времени импульсов. Импульс с выхода первого формировател  28 - 1 сразу подаетс  на выход из группы управл ющих выходов 14. Импульсы с выходов следующих (п - 2) формирователей поступают на входы соответствующих элементов И 30. Р выходов открытых элементов И 30 импульсы проход т на группу управл ющих выходов 14 через соответствующие элементы ИЛИ 31. Элементы И 30 управл ютс  по вторым входам сигналами с выхода. . реверсивного регистра сдвига 27, с помощью которого реализуетс  продвижение кодов периода Т входного сигнала .

В регистре 27, разр дность которого равна (п - 2), установленна  в единицу группа разр дов соответствует свободным регистрам блока 15 регистров и разрешает подачу на них синхроимпульсов , управл   соответствующим элементом И 30.

Как только код периода достиг нужного регистра в блоке 15 регистров, последним п-м импульсом с выхода п-го формировател  первой.группы формирователей 28 управл ющий код в регистре сдвига 27 сдвигаетс  влево, в освободивщийс  разр д заноситс  нуль. Таким образом, указываетс , что количество свободных регистров в блоке 15 регистров уменьшилось на единицу. Кроме того, этим импульсом производитс  обнуление измерител  периода 3 и счет;чика первого управл емого генератора 11. При нулевом состо нии этого счетчика первый управл емый генератор 11 подключает вход с максимальной опорной частотой через тактовый выход к счетному входу измерител  периода 10. Этим импульсом, поступающим на управл ющий вход 12 первого узла 7 и на первый управл ющий вход 13 блока 8 дополнительных узлов формировани  за держки, запускаетс  один из узлов формировани  задержки. Дл  рассогласовани  работы узлов во времени вводитс  приоритетное обслуживание импульсов пуска: первый узел формирова ни  задержки 7 имеет наивысший приоритет , узлы блока 8 дополнительных узлов формировани  задержки имеют приоритеты, убывающие при увеличении их пор дкового номера. Таким образом, если j-й узел готов к пуску (где О j (п - 1)), за нулевой принимаетс  первый узел 7, то он запрещает пуск j-м узлам (где j -i i), он запуститс , если все .К-е узлы (где К j) зан ты формированием задержки. Дл  реализации прио ритетного обслуживани  импульсов в блоке 8 дополнительных узлов введена группа из (п - 1)-го элемента И. Пусть первый узел 7 готов к пуску тогда обнулены триггер 33 и делитель 35, коэффициент пересчета К которого дл  периода опорной частоты и максимального периода , входного сигнала выбираетс  из услови  КТ TJ,,Q Триггер 33, выходом св занный через второй управл ющий выход 18 данного узла с вторым управл ющим входом 19 блока 8 дополнительных узлов, управл ет первыми входами элементов И 37, запреща  запуск узлам данного блока. Поэтому импульс пуска с выхода обнулени  9 блока 1 управлени  установит в единицу только триггер 33 первого узла 7, при этом сниметс  запрет узлов блока 8, причем делитель 35 первого узла 7 начнет считать импульсы опорной частоты, посту пающие со счетного входа 5 данного узла. Через врем , равное Т , на выходе делител  35 по витс  импульс, который обнулит триггер 33, сигнализиру  о готовности узла 7 к пуску, а также через первый управл ющий выход 2t данного узла и элемент ИЛИ 22 обнулит двоичный умножитель 16 и поступит , на вход формировател  импуль сов 23. Задержанный на формирователе импульс, поступа  на синхровходы двоичного з ножител  16 и второго управл емого генератора 17, записыва ет соответственно код периода и регистр двоичного умножител  16, код поддиапазона в регистр генератора 17. Код поддиапазона, задержанный как и код периода на врем  при движении по регистрам блока 15 регистров, соответствует состо нию счетчика первого управл емого генератора 11, в момент окончани  периода входного сигнала. Кроме того , этот импульс через третий вход 24блока 1 управлени  поступает на вход первого формировател  второй группы формирователей 29 данного блока . Формируемые на выходах второй группы формирователей 29 (п - 2) сдвинутых во времени импульсов вместе с импульсами, формируемыми делителем 35 узла 7 и формирователем импульсов 23 занимают интервал времени, равный полупериоду опорной частоты. Такое распределение, когда последовательность импульсов, формируема  по фронту периода Тд , занимает один полупериод опорной частоты, а последовательность импульсов, формируема  при срабатывании узла формировани  задержки, - другой, необходимо дл  разделени  во времени возможного совпадени  момента поступлени  на вход умножител  периода Т и срабатывани  узла формировани  задержки. Таким образом, п - 2 импульса с выходов второй группы формирователей 29 через соответствующие элементы ИЛИ 31 поступают на группу управл ющих выходов 14 блока 1 управлени , обеспечива  сдвиг кодов в блоке 15 регистров: код периода Т. из (п-2)-го регистра 25 - (п - 2) перепишетс  в (п - 1)-й регистр 25 - (п - 1), код периода из (п - 3)-гр регистра 25- (п - 3) в (п - 2)-и регистр 25 - (п - 2) и т.д. Кроме того, импульс с выхода (п - 2)-го формировател  29 (п - 2) сдвигает вправо управл ющий вход в реверсивном регистре сдвига 27, при этом в освободившийс  левый разр д запищетс  единица. Следовательно , количество свободных регистров увеличилось на единицу. Умноженна  .частота f,. снимаетс  с выхода вычитател  частот. Таким образом, в предлагаемом умножителе частоты реализуетс  метод посто нной временной задержки периода входного сигнала перед разверткой в двоичном умножителе. Однако в отличие от прототипа в данном устройстве примен етс  лишь синхронизаци  уз- Лов дополнительных формирователей задержек . На фиг. 4 г, Д, е, ж показано движение кодов в предлагаемом умножителе по регистрам 25-1 , 25 - 2 , блока 15 регистров , регистру двоичного умножител  .

Период Т41 входного сигнала вышел за «редел диапазона так, что k

rff-j

I

Bx.

F

k

гЩ

I I I | ri7Vf

Д

. I

-4

25-(n-f}

L Ч 4:1

чГ «ху

Врем  развертки каждого периода Т,. не зависит от обнулени  двоичного умножител , а ограничиваетс  моментат ми срабатывани  узлов формировани  задержки. Зона ошибки занимает интервал времени, равный периоду искаженного входного сигнала Т; , что, в общем случае, дл  умножител  частоты с динамическим диапазоном, равным п, будет в2п раз меньше,чем упрототипа.

11

«

«vW

75-/

25-2

t

17

П

Вых.

t

JL

д

22

tt

ФигЛ

26

28-1

2-2

9

,./

1

27

го

/4

3f:2

Г

--С

29-{п-г)

фиг. 2

Фиг.Ъ

ФигЛ

Claims (1)

1. УМНОЖИТЕЛЬ ЧАСТОТЫ, содержащий генератор частот, первый и второй управляемые генераторы частоты, измеритель периода, блок регистров, двоичный умножитель, вычитатель частот, узел формирования задержки, формирователь импульсов и блок управления, подключенный первым входом к шине ввода умножаемой частоты, вторым входом - к первому выходу генератора частот, выходом обнуления - к входу обнуления измерителя периода и входу обнуления первого управляемого генератора частоты, группой управляющих выходов - к группе синхровходов блока регистров, первая группа информационных входов которого соединена с информационными выходами измерителя периода, информационный вход которого соединен с тактовым входом первого управляемого генератора частоты, соединенного входами опорных частот с выходами генератора частот, управляющий выход измерителя периода подключен к управляющему входу первого управляющего генератора частоты, группа информационных выходов которого соединена с второй группой входов блока регистров, первая и вторая группы выходов которого подключены соответственно к информационным входам двоичного умножителя г второго управляемого генератора частоты, соединенного входами опорных частот с выходами генератора частот, выход второго управляемого генератора частоты соединен с первым входом вычитателя частот, второй вход которого подключен к выходу двоичного умножителя, тактовый вход которого подключен к выходу вычитателя частот и выходной шине умножителя частоты, первый вход узла формирования.задержки соединен с первым выходом генератора частот, выход формирователя импульсов соединен с синхровходами двоичного умножителя и второго управляемого генератора частоты и с третьим входом блока управления, при этом блок управления содержит две группы формирователей импульсов, группу элементов И и группу элементов ИЛИ, первые входы которых подключены к выходам соответствующих элементов И группы, а выходы соединены с соответствующими управляющими выходами с второго по (п - 1)-й (η-динамический диапазон) блока управления, первые входы элементов И группы с первого по (п—1)-й соединены с выходами формирователей импульсов первой группы соответственно с второго по (п - 1)-й, выходы формирователей импульсов второй группы с первого по (п - 2)-й соединены с входами элементов ИЛИ с (п - 2)-го по первый соответственно, вход каждого формирователя импульсов первой группы, начиная с второго, соединен с выходом предыдущего формирователя

   SU „,1176439 импульсов первой группы, выход п-го формирователя импульсов первой группы соединен с выходом обнуления блока управления, вкод каждого формирователя импульсов второй группы, начиная с второго, соединен с выходом предыдущего формирователя импульсов второй группы, вход первого формирователя импульсов второй группы соединен с третьим входом блока управления, при этдм узел формирования задержки содержит ‘триггер, элемент И и делитель частоты, подключенный выходом к первому управляющему выходу узла формирования задержки и входу сброса триггера, установочный вход которого соединен с первым входом узла формирования задержки, второй вход и второй управляющий выход которого подключены соответственно к первому и второму входам элемента И, выход которого подключен к входу делителя частоты, выход триггера соединен с вторым входом элемента И, отличаю щийс я тем, что, с целью повышения точности, в него введены блок дополнительных узлов формирования задержки и элемент ИЛИ, входы которого соединены с первьви управляющим выходом узла формирования задержки и группой управляющих выходов блока дополнительных узлов формирования задержки, первый вход которого’ соединен с первым выходом генератора частот, второй управляющий выход узла формирования задержки соединен с вторым входом блока дополнительных узлов формирования задержки, третий вход которого соединен с вторым входом узла формирования задержки и выходом обнуления блока управления, выход элемента ИЛИ сое-, динен с входом обнуления двоичногоумножителя и входом формирователя импульсов, кроме того, в блок управления введены регистр сдвига и узел синхронизации, причем выход первого формирователя импульсов первой группы подключен к первому управляющему выходу блока управления, первый и второй входы которого соответственно соединены с первым и вторым входами узла синхронизации, выход которого подключен к входу первого формирователя импульсов первой группы, выход (п-2)-го формирователя импульсов второй группы соединен с первым управляющим входом регистра сдвига, второй управляющий вход которого соединен с выходом η-го формирователя импульсов первой группы, выходы разрядов регистра сдвига подключены к вторым входам соответствующих элементов И группы, при этом узел синхронизации содержит два триггера, первый и второй входы узла синхронизации соединены с синхровходами соответственно первого и второго триггеров, выход второго триггера соединен с выходом узла синхронизации и входом обнуления первого триггера, выход которого соединен с информационным входом второго триггера, причем блок дополнительных узлов формирования задержки содержит группу (п - 1) узлов формирования задержки и группу (п - 1).элементов И, первые входы элементов И подключены к второму входу блока дополнительных узлов формирования задержки, третий вход которого подключен к первым входам формирователей задержки группы, вторые входы которых подключены к выходам элементов И группы, а первые управляющие выходы соединены с управляющими выходами группы блока дополнительных узлов формирования задержки, второй управляющий выход каждого узла формирования задержки' группы подключен к вхо- , дам всех последующих элемен.тов И группы.