JP2735032B2 - 位相検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータやディジ
タル通信装置等、ディジタル信号を取扱う装置やユニッ
トにおいて、位相を検出する位相検出回路に関する。

【０００２】

【従来の技術】入力信号の位相と基準クロックの位相と
を同期させるフェイズ・ロックト・ループＰｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ（ＰＬＬ）に用いられる位相検
出回路の一例が特開平５−２２１２５号公報に示されて
いる。

【０００３】この回路の構成および動作を図４および図
５を参照して詳細に説明する。図４において、４１は入
力信号が与えられる入力端子、４２は基準クロック入力
端子、４３は入力端子から与えられる入力信号と基準ク
ロック入力端子４２から与えられる基準クロックとの位
相差をパルス巾に対応させて出力する位相差検出回路、
４４は位相差検出回路４３からの出力パルスと基準クロ
ックを入力とし、一定期間内に複数回パルスを出力させ
ないように制御する位相差パルス制御回路、４５は位相
差パルス制御回路４４からの出力パルスを検出して一定
時間巾のパルスを出力するパルス発生回路、４６はパル
ス発生回路４５からの出力パルスを一定時間遅らせて出
力する遅延回路である。

【０００４】図４において、位相差検出回路４３は図５
に示すようにＤフリップフロップ５０９と排他的論理和
（ＥＸＯＲ）ゲート５１１から構成されており、位相差
パルス制御回路４４はＤフリップフロップ５１０、排他
的否定論理和（ＥＸＮＯＲ）ゲート５１２および否定論
理積（ＮＡＮＤ）ゲート５１３から構成されている。ま
た、パルス発生回路４５は図５に示すようにＤフリップ
フロップ５１４と否定論理和（ＮＯＲ）ゲート５１６か
ら構成されており、遅延回路４６はＤフリップフロップ
５１５から構成されている。

【０００５】つぎに、従来の位相比較回路の動作につい
て説明する。入力端子４１より入力された信号と基準ク
ロック入力端子４２から入力された基準クロックの位相
差をパルス巾に対応させて位相検出回路４３から出力す
る。この出力パルスを一定期間内に複数回出力させない
ようにする位相差パルス制御回路４４に入力し、この位
相差パルス制御回路４４から出力されたパルスは電流源
制御信号５０として電流源制御信号出力端子４７から出
力される。また、位相差パルス制御回路４４からパルス
が出力されたことを検出してパルス発生回路４５からあ
らかじめ設定した一定巾のパルスを出力する。この出力
パルスを遅延回路４６に入力し、一定時間遅らせて電流
源制御信号５１として電流源制御信号出力端子４８から
出力する。

【０００６】

【発明が解決しようとする課題】上述の従来の回路は、
その構成が複雑であるという欠点がある。

【０００７】本発明の目的は、回路素子数を少なくして
構成するようにした位相検出回路を提供することにあ
る。

【０００８】本発明の他の目的は、信頼性を向上するよ
うにした位相検出回路を提供することにある。

【０００９】本発明の他の目的は、構成を簡単化するよ
うにした位相検出回路を提供することにある。

【００１０】本発明の他の目的は、金物量を減少するよ
うにした位相検出回路を提供することにある。

【００１１】本発明の他の目的は、処理の高速化を図る
ようにした位相検出回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明の第１の回路は、
基準信号、この基準信号を遅延した第１の遅延基準信号
および信号を遅延した遅延信号に基づいて該基準信号に
対し、前記信号が進んでいることを表す信号を発生する
第１の組み合わせ回路と、前記遅延信号、前記第１の遅
延基準信号および前記第１の遅延基準信号を遅延した第
２の遅延基準信号に基づいて前記基準信号に対し、前記
信号が遅れていることを表す信号を発生する第２の組み
合わせ回路とを含む。

【００１３】本発明の第２の回路は、前記第１の回路で
あって、前記第１の組み合わせ回路は、前記基準信号お
よび第１の遅延基準信号に基づいてサンプリングパルス
を作成し、前記第１の遅延基準信号および前記遅延信号
に基づいて前記第１の遅延基準信号および前記遅延信号
の位相差を示す位相差信号を作成し、作成された該サン
プリングパルスと該位相差信号に基づいて前記基準信号
に対し前記信号が進んでいることを表す信号を発生し、
前記第２の組み合わせ回路は、前記第１の遅延基準信号
および第２の遅延基準信号に基づいてサンプリングパル
スを作成し、前記第１の遅延基準信号および前記遅延信
号に基づいて前記第１の遅延基準信号および前記遅延信
号の位相差を示す位相差信号を作成し、作成された該サ
ンプリングパルスと該位相差信号に基づいて前記基準信
号に対し前記信号が遅れていることを表す信号を発生す
ることを特徴とする。

【００１４】本発明の第３の回路は、前記第１の回路ま
たは前記第２の回路であって、入力された前記基準信号
を遅延し前記第１の遅延基準信号を出力する第１の遅延
回路を含む。

【００１５】本発明の第４の回路は、前記第１の回路ま
たは前記第２の回路または前記第３の回路であって、入
力された前記信号を遅延し前記遅延信号を出力する第２
の遅延回路を含む。

【００１６】本発明の第５の回路は、前記第１の回路ま
たは前記第２の回路または前記第３の回路または前記第
４の回路であって、入力された前記第１の遅延基準信号
を遅延し、前記第２の遅延基準信号を出力する第３の遅
延回路を含む。

【００１７】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００１８】図１を参照すると、本発明の一実施例は基
準信号１０を入力し遅延された信号１２を出力する遅延
回路１、この遅延回路１の出力信号１２を入力しさらに
遅延された信号１３を出力する遅延回路２、信号１１を
入力し遅延された信号１４を出力する遅延回路３、基準
信号１０と遅延された信号１２および１４を入力し基準
信号１０に対し信号１１が進んでいることを表す信号１
９を出力する組み合わせ回路２１、および遅延された信
号１２〜１４を入力し基準信号１０に対し信号１１が遅
れていることを表す信号２０を出力する組み合わせ回路
２２を含む。

【００１９】組み合わせ回路２１の一例は、基準信号１
０と遅延された信号１２とを入力しサンプリングパルス
１５を発生するゲート４、遅延された信号１２と１４と
を入力しこれら信号１２および１４の位相差分のパルス
巾を持つ位相差信号１７を出力するゲート５、およびゲ
ート４からのサンプリングパルス１５およびゲート５か
らの位相差信号１７を入力し基準信号１０に対し信号１
１が進んでいることを表す信号１９を出力するゲート６
を有する。なお、この構成は一例であって、（信号１
９）＝ＮＯＴ（（信号１０）・ＮＯＴ（信号１２）・
（信号１４））という論理関係を有していればよい。

【００２０】組み合わせ回路２２の一例は、信号１２と
１４とを入力しこれら信号１２と１４との位相差分のパ
ルス巾を有する位相差信号１８を出力するゲート７、遅
延された信号１２と１３とを入力しサンプリングパルス
１６を出力するゲート８、およびこのゲート８からのサ
ンプリングパルス１６とゲート７からの位相差信号１８
を入力し基準信号１０に対して信号１１が遅れているこ
とを表す信号２０を出力するゲート９を有する。なお、
この構成は一例であって、（信号２０）＝ＮＯＴ（ＮＯ
Ｔ（信号１３）・（信号１２）・ＮＯＴ（信号１４））
という関係を持つ組み合わせ回路であればよい。

【００２１】次に本発明の実施例の動作について図面を
参照して詳細に説明する。

【００２２】まず、基準信号１０の立ち上がりエッジに
対し信号１１の立ち上がりエッジが遅れている場合の動
作について図２を参照して詳細に説明する。

【００２３】遅延回路１、遅延回路２および遅延回路３
の遅延時間をｔとする。

【００２４】図１および２を参照すると、サンプリング
・パルスとして用いる信号１５は信号１０と信号１２と
を入力とするゲート４の出力であり、信号１０が電圧Ｈ
で信号１２が電圧Ｌのとき信号１５は電圧Ｈとなり、パ
ルス巾は遅延回路１の遅延時間ｔである。

【００２５】位相差分のパルス巾をもつ信号１７は信号
１２と信号１１とを入力とするゲート５の出力であり、
信号１４が電圧Ｈで信号１２が電圧Ｌのとき信号１７が
電圧Ｈとなり、パルス巾は信号１２と信号１４との位相
差となる。遅延回路１と遅延回路３の遅延時間が同じた
め信号１２と信号１４の位相差は、信号１０と信号１１
の位相差となる。

【００２６】基準信号１０に対して信号１１が進んでい
ることを表す信号１９はゲート６を用いてサンプリング
信号１５で位相差信号１７を打ち抜くことで得ている。
したがって、信号１５と信号１７が同時に電圧Ｈになら
ないので、基準信号１０に対して信号１１が遅れている
場合に信号１９は電圧Ｈである。

【００２７】サンプリング・パルスとして用いる信号１
６は信号１２と信号１３とを入力とするゲート８の出力
であり、信号１２が電圧Ｈで信号１３が電圧Ｌのとき信
号１６は電圧Ｈとなり、パルス巾は遅延回路２の遅延時
間ｔである。

【００２８】位相差分のパルス巾をもつ信号１８は信号
１２と信号１４を入力とするゲート７の出力であり、信
号１２が電圧Ｈで信号１４が電圧Ｌのとき信号１８が電
圧Ｈとなり、パルス巾は信号１２と信号１４との位相差
となる。遅延回路１と遅延回路３の遅延時間が同じため
信号１２と信号１４との位相差は、信号１０と信号１１
との位相差となる。

【００２９】基準信号１０に対して信号１１が遅れてい
ることを表す信号２０はゲート９を用いてサンプリング
信号１５で位相差信号１７を打ち抜くことで得ている。

【００３０】このため、信号１６と信号１８とがともに
電圧Ｈとなる期間は信号２０が電圧Ｌとなり基準信号１
０に対して信号１１が遅れていることを表す。

【００３１】したがって、出力信号２０のパスル巾は基
準信号１０と信号１１との位相差に比例するがパルス巾
の最大値は遅延回路の遅延時間ｔによって制限される。

【００３２】次に、基準信号１０の立ち上がりエッジに
対し信号１１の立ち上がりエッジが進んでいる場合の動
作について図面を参照して詳細に説明する。

【００３３】遅延回路１、遅延回路２および遅延回路３
の遅延時間をｔとする。

【００３４】図１および３を参照すると、サンプリング
・パルスとして用いる信号１５は信号１０と信号１２と
を入力とするゲート４の出力であり、信号１０が電圧Ｈ
で信号１２が電圧Ｌのとき信号１５は電圧Ｈとなり、パ
ルス巾は遅延回路１の遅延時間ｔである。

【００３５】位相差分のパルス巾をもつ信号１７は信号
１２と信号１１とを入力とするゲート５の出力であり、
信号１４が電圧Ｈで信号１２が電圧Ｌのとき信号１７が
電圧Ｈとなり、パルス巾は信号１２と信号１４との位相
差となる。遅延回路１と遅延回路３との遅延時間が同じ
であるため信号１２と信号１４との位相差は、信号１０
と信号１１との位相差となる。

【００３６】基準信号１０に対して信号１１が進んでい
ることを表す信号１９はゲート６を用いてサンプリング
信号１５で位相差信号１７を打ち抜くことで得ている。

【００３７】したがって、信号１５と信号１７とがとも
に電圧Ｈとなる期間は信号１９が電圧Ｌのパルスを発生
する。このとき、出力信号１９のパルス巾は基準信号１
０と信号１１との位相差に比例するがパルス巾の最大値
は遅延回路の遅延時間ｔによって制限される。

【００３８】サンプリング・パルスとして用いる信号１
６は信号１２と信号１３とを入力とするゲート８の出力
であり、信号１２が電圧Ｈで信号１３が電圧Ｌのとき信
号１６は電圧Ｈとなり、パルス巾は遅延回路２の遅延時
間ｔである。

【００３９】位相差分のパルス巾をもつ信号１８は信号
１２と信号１４とを入力とするゲート７の出力であり、
信号１２が電圧Ｈで信号１４が電圧Ｌのとき信号１８が
電圧Ｈとなり、パルス巾は信号１２と信号１４との位相
差となる。遅延回路１と遅延回路３の遅延時間が同じで
あるため信号１２と信号１４との位相差は、信号１０と
信号１１の位相差となる。

【００４０】基準信号１０に対して信号１１が遅れてい
ることを表す信号２０はゲート９を用いてサンプリング
信号１５で位相差信号１７を打ち抜くことで得ている。

【００４１】したがって、信号１６と信号１８とが同時
に電圧Ｈにならないので、基準信号１０に対して信号１
１が進んでいる場合に信号２０は電圧Ｈである。

【００４２】

【発明の効果】本発明は、回路素子数を少なくするよう
にした結果、以下の効果をもたらす。

【００４３】すなわち、本発明は構成を簡単化できると
いう効果がある。

【００４４】また、本発明は金物量を減少できるという
効果がある。

【００４５】さらに、本発明は処理の高速化を図ること
ができる。

【００４６】本発明は信頼性を向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】図１に示した回路の基準信号１０より信号１１
が遅れている場合の動作を説明するための図である。

【図３】図１に示した回路の基準信号１０より信号１１
が進んでいる場合の動作を説明するための図である。

【図４】従来の位相検出回路を示すブロック図である。

【図５】従来の位相検出回路の内部構成例を示す図であ
る。

【符号の説明】

１，２，３ 遅延回路 ４，５，６，７，８，９ ゲート １０ 基準信号 １１ 信号 １２ １０を遅延させた信号 １３ １２を遅延させた信号 １４ １１を遅延させた信号 １５，１６ サンプリング信号 １７，１８ 位相差信号 １９ 位相進み信号 ２０ 位相遅れ信号

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 基準信号と、この基準信号を遅延した第
   １の遅延基準信号と、被比較信号を遅延した遅延被比較
   信号とが入力され、前記基準信号および前記第１の遅延
   基準信号の位相差に応じたパルス幅を有する第１のパル
   ス信号と前記第１の遅延基準信号および前記遅延被比較
   信号の位相差に応じたパルス幅を有する第１の位相差信
   号とを比較し、該第１のパルス信号および該第１の位相
   差信号のそれぞれのパルスが重なるとき前記基準信号に
   対し前記被比較信号が進んでいることを表す信号を出力
   する第１の組み合わせ回路と、前記第１の遅延基準信号と、この第１の遅延基準信号を
   遅延した第２の遅延基準信号と、前記遅延被比較信号と
   が入力され、前記第１の遅延基準信号および前記第２の
   遅延基準信号の位相差に応じたパルス幅を有する第２の
   パルス信号と前記第１の遅延基準信号および前記遅延被
   比較信号の位相差に応じたパルス幅を有する第２の位相
   差信号とを比較し、該第２のパルス信号および該第２の
   位相差信号のそれぞれのパルスが重なるとき前記基準信
   号に対し前記被比較 信号が遅れていることを表す信号を
   出力する第２の組み合わせ回路とを含むことを特徴とす
   る位相検出回路。
2. 【請求項２】 前記基準信号を遅延して前記第１の遅延
   基準信号を生成し前記第１および第２の組み合わせ回路
   に出力する第１の遅延回路と、前記被比較信号を遅延し
   て前記遅延被比較信号を生成し前記第１および第２の組
   み合わせ回路に出力する第２の遅延回路と、前記第１の
   遅延基準信号を遅延して前記第２の遅延基準信号を生成
   し前記第１および第２の組み合わせ回路に出力する第３
   の遅延回路とをさらに含むことを特徴とする請求項１記
   載の位相検出回路。
3. 【請求項３】 前記第１、第２および第３の遅延回路に
   よる遅延時間が同一であることを特徴とする請求項２記
   載の位相検出回路。
4. 【請求項４】 基準信号と、この基準信号を遅延した第
   １の遅延基準信号と、被比較信号を遅延した遅延被比較
   信号とが入力され、前記基準信号と前記第１の遅延基準
   信号の反転信号と前記遅延被比較信号との論理積により
   得られる信号の反転信号を出力する第１の組み合わせ回
   路と、 前記第１の遅延基準信号と、この第１の遅延基準信号を
   遅延した第２の遅延基 準信号と、前記遅延被比較信号と
   が入力され、前記第１の遅延基準信号と前記第２の遅延
   基準信号の反転信号と前記遅延被比較信号の反転信号と
   の論理積により得られる信号の反転信号を出力する第２
   の組み合わせ回路とを含むことを特徴とする位相検出回
   路。