JPH04298116A - サンプリング信号発生回路 - Google Patents
サンプリング信号発生回路Info
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- JPH04298116A JPH04298116A JP3063452A JP6345291A JPH04298116A JP H04298116 A JPH04298116 A JP H04298116A JP 3063452 A JP3063452 A JP 3063452A JP 6345291 A JP6345291 A JP 6345291A JP H04298116 A JPH04298116 A JP H04298116A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
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- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- Nonlinear Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、被サンプル信号をサ
ンプリングするために最適なサンプリング信号を発生す
るサンプリング信号発生回路に関する。
ンプリングするために最適なサンプリング信号を発生す
るサンプリング信号発生回路に関する。
【０００３】
【従来の技術】データ信号等のデジタル信号をクロック
信号等の同期信号に同期して取り込む例えばフリップフ
リップ回路等の信号を離散的にサンプリングするサンプ
ル回路にあっては、信号が安定した状態で有効な信号を
取り込むことが要求される。このためには、取り込もう
とする信号の情報が確定していない状態、すなわち信号
が遷移して不安定な状態の期間に信号を取り込むための
クロック信号が与えられないようにする必要がある。
信号等の同期信号に同期して取り込む例えばフリップフ
リップ回路等の信号を離散的にサンプリングするサンプ
ル回路にあっては、信号が安定した状態で有効な信号を
取り込むことが要求される。このためには、取り込もう
とする信号の情報が確定していない状態、すなわち信号
が遷移して不安定な状態の期間に信号を取り込むための
クロック信号が与えられないようにする必要がある。
【０００４】従来にあっては、上述したような機能を実
現するために、サンプル信号やクロック信号の信号が伝
搬する信号線路の長さを調整することによって両信号の
タイミングが適切となるように両信号の伝搬速度を設定
する方法が採られていた。
現するために、サンプル信号やクロック信号の信号が伝
搬する信号線路の長さを調整することによって両信号の
タイミングが適切となるように両信号の伝搬速度を設定
する方法が採られていた。
【０００５】上述した信号にあって、両信号の最適なタ
イミングを得るためには、回路における信号の伝搬遅延
を正確に算出し、信号線路長を精密に決定しなければな
らない。このことは、回路の設計段階において、多大な
労力を要することになる。さらに、信号の伝送速度が高
速になるにつれて両信号間におけるタイミングの余裕が
少なくなると、信号線路長をより一層精密に決定するこ
とが必要となり、このことは極めて困難となる。
イミングを得るためには、回路における信号の伝搬遅延
を正確に算出し、信号線路長を精密に決定しなければな
らない。このことは、回路の設計段階において、多大な
労力を要することになる。さらに、信号の伝送速度が高
速になるにつれて両信号間におけるタイミングの余裕が
少なくなると、信号線路長をより一層精密に決定するこ
とが必要となり、このことは極めて困難となる。
【０００６】また、このようにして設計された回路が集
積化されて製造されると、製造段階における様々な要因
によって製造された実際の回路と設計値との間に誤差が
生じる。この誤差が許容される範囲を越えている場合に
は、この誤差を補正するために例えばチップの外部にお
いて同軸線を用いた信号線路を形成する等の調整作業が
必要となる。
積化されて製造されると、製造段階における様々な要因
によって製造された実際の回路と設計値との間に誤差が
生じる。この誤差が許容される範囲を越えている場合に
は、この誤差を補正するために例えばチップの外部にお
いて同軸線を用いた信号線路を形成する等の調整作業が
必要となる。
【０００７】さらに、上述したような調整作業を行なう
ことにより、集積化が困難となり、小型化への障害を招
いていた。また、クロック信号に同期して取り込もうと
するサンプル信号の位相が動作中に変化するような場合
には、両信号間のタイミングを適切なものに補正し、誤
動作を回避するといった対策は採られておらず、信頼性
の低下を招いていた。
ことにより、集積化が困難となり、小型化への障害を招
いていた。また、クロック信号に同期して取り込もうと
するサンプル信号の位相が動作中に変化するような場合
には、両信号間のタイミングを適切なものに補正し、誤
動作を回避するといった対策は採られておらず、信頼性
の低下を招いていた。
【０００８】
【発明が解決しようとする課題】以上説明したように、
サンプル信号を同期信号に基づいてサンプリングする際
の両信号間におけるタイミングを信号線路長によって調
整する従来の方法にあっては、設計及び製造のそれぞれ
の段階における調整作業に多くの労力を要し、困難性を
招いていた。
サンプル信号を同期信号に基づいてサンプリングする際
の両信号間におけるタイミングを信号線路長によって調
整する従来の方法にあっては、設計及び製造のそれぞれ
の段階における調整作業に多くの労力を要し、困難性を
招いていた。
【０００９】また、集積化が困難であるため、構成の大
型化を招いていた。
型化を招いていた。
【００１０】さらに、サンプル信号と同期信号とのタイ
ミングの調整は、信号をサンプリングしている間はでき
ないため、サンプル信号の位相変化に対してリアルタイ
ムで対応することができず、信頼性の向上に障害となっ
ていた。
ミングの調整は、信号をサンプリングしている間はでき
ないため、サンプル信号の位相変化に対してリアルタイ
ムで対応することができず、信頼性の向上に障害となっ
ていた。
【００１１】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、構成の小型化
を図り、タイミングの補正調整作業を要することなく誤
動作の抑制を達成し得るサンプリング信号発生回路を提
供することにある。
たものであり、その目的とするところは、構成の小型化
を図り、タイミングの補正調整作業を要することなく誤
動作の抑制を達成し得るサンプリング信号発生回路を提
供することにある。
【００１２】［発明の構成］
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、被サンプル信号の遷移点を検出する第
１の検出手段と、基準クロック信号に対して位相の異な
る複数のクロック信号を生成する生成手段と、前記生成
手段により生成されたそれぞれのクロック信号の遷移点
を検出する第２の検出手段と、前記第１の検出手段によ
って検出された被サンプル信号の遷移点と前記第２の検
出手段によって検出されたそれぞれのクロック信号の遷
移点とをそれぞれ比較し、比較結果に応じて選択信号を
生成する比較手段と、前記比較手段によって生成された
選択信号にしたがって前記生成手段によって生成された
複数のクロック信号の中から被サンプル信号をサンプリ
ングするサンプリング信号を選択発生する選択手段とか
ら構成される。
に、この発明は、被サンプル信号の遷移点を検出する第
１の検出手段と、基準クロック信号に対して位相の異な
る複数のクロック信号を生成する生成手段と、前記生成
手段により生成されたそれぞれのクロック信号の遷移点
を検出する第２の検出手段と、前記第１の検出手段によ
って検出された被サンプル信号の遷移点と前記第２の検
出手段によって検出されたそれぞれのクロック信号の遷
移点とをそれぞれ比較し、比較結果に応じて選択信号を
生成する比較手段と、前記比較手段によって生成された
選択信号にしたがって前記生成手段によって生成された
複数のクロック信号の中から被サンプル信号をサンプリ
ングするサンプリング信号を選択発生する選択手段とか
ら構成される。
【００１４】
【作用】上記構成において、この発明は、基準クロック
信号に対して生成された位相の異なる複数のクロック信
号の遷移点と、被サンプル信号の遷移点との位相を比較
し、比較結果に応じて被サンプル信号のサンプリングに
適したサンプリング信号を複数のクロック信号の中から
選択して得るようにしている。
信号に対して生成された位相の異なる複数のクロック信
号の遷移点と、被サンプル信号の遷移点との位相を比較
し、比較結果に応じて被サンプル信号のサンプリングに
適したサンプリング信号を複数のクロック信号の中から
選択して得るようにしている。
【００１５】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１６】図１はこの発明の一実施例に係るサンプリ
ング信号発生回路の構成を示すブロック図である。同図
に示す実施例のサンプリング信号発生回路は、基準クロ
ック信号からそれぞれ位相の異なる２つのクロック信号
を生成し、これらのクロック信号の中からサンプリング
しようとする被サンプル信号に適したクロック信号を選
択してサンプリング信号とするようにしたものである。
ング信号発生回路の構成を示すブロック図である。同図
に示す実施例のサンプリング信号発生回路は、基準クロ
ック信号からそれぞれ位相の異なる２つのクロック信号
を生成し、これらのクロック信号の中からサンプリング
しようとする被サンプル信号に適したクロック信号を選
択してサンプリング信号とするようにしたものである。
【００１７】図１において、サンプリング信号発生回路
は、クロック信号発生回路１と、遷移点検出回路２ａ，
２ｂ，３と、位相比較回路４ａ，４ｂ及び選択回路５ａ
，５ｂを備えて構成される。
は、クロック信号発生回路１と、遷移点検出回路２ａ，
２ｂ，３と、位相比較回路４ａ，４ｂ及び選択回路５ａ
，５ｂを備えて構成される。
【００１８】クロック信号発生回路１は、データ信号等
の被サンプル信号の伝送速度に応じて周波数が設定され
た基準クロック信号を受け、この基準クロック信号を遅
延させることによって位相の異なる２つのクロック信号
Ａ，Ｂを発生する。発生されたそれぞれのクロック信号
Ａ，Ｂは、それぞれ対応する遷移点検出回路２ａ，２ｂ
に与えられる。
の被サンプル信号の伝送速度に応じて周波数が設定され
た基準クロック信号を受け、この基準クロック信号を遅
延させることによって位相の異なる２つのクロック信号
Ａ，Ｂを発生する。発生されたそれぞれのクロック信号
Ａ，Ｂは、それぞれ対応する遷移点検出回路２ａ，２ｂ
に与えられる。
【００１９】遷移点検出回路２ａ，２ｂは、それぞれ対
応して与えられるクロック信号Ａ，Ｂの遷移点、すなわ
ちクロック信号Ａ，Ｂの立ち上がりエッジあるいは立ち
下がりエッジを検出し、検出されたエッジに対応した位
相を有する信号を出力する。
応して与えられるクロック信号Ａ，Ｂの遷移点、すなわ
ちクロック信号Ａ，Ｂの立ち上がりエッジあるいは立ち
下がりエッジを検出し、検出されたエッジに対応した位
相を有する信号を出力する。
【００２０】遷移点検出回路３は、サンプリングしよう
とする被サンプル信号を受け、この被サンプル信号の遷
移点、すなわち被サンプル信号が示す２値情報の値が変
化する変化点を検出し、検出された遷移点に対応した信
号を出力する。この信号はそれぞれの位相比較回路４ａ
，４ｂに与えられる。
とする被サンプル信号を受け、この被サンプル信号の遷
移点、すなわち被サンプル信号が示す２値情報の値が変
化する変化点を検出し、検出された遷移点に対応した信
号を出力する。この信号はそれぞれの位相比較回路４ａ
，４ｂに与えられる。
【００２１】位相比較回路４ａ，４ｂは、それぞれ対応
する遷移点検出回路２ａ，２ｂの出力信号となるクロッ
ク信号Ａ，Ｂの遷移点に対応した信号と遷移点検出回路
３の出力信号となる被サンプル信号の遷移点に対応した
信号とを比較し、それぞれの信号間の位相に対応する比
較信号をそれぞれ対応する選択回路５ａ，５ｂに与える
。
する遷移点検出回路２ａ，２ｂの出力信号となるクロッ
ク信号Ａ，Ｂの遷移点に対応した信号と遷移点検出回路
３の出力信号となる被サンプル信号の遷移点に対応した
信号とを比較し、それぞれの信号間の位相に対応する比
較信号をそれぞれ対応する選択回路５ａ，５ｂに与える
。
【００２２】選択回路５ａ，５ｂは、それぞれ対応して
与えられるクロック信号Ａ，Ｂを位相比較回路４ａ，４
ｂから与えられる比較信号にしたがって選択あるいは非
選択する。選択回路５ａ，５ｂは、対応するクロック信
号Ａ，Ｂを選択した場合には、選択したクロック信号を
被サンプル信号をサンプリングするための同期信号とな
るサンプリング信号として出力する。
与えられるクロック信号Ａ，Ｂを位相比較回路４ａ，４
ｂから与えられる比較信号にしたがって選択あるいは非
選択する。選択回路５ａ，５ｂは、対応するクロック信
号Ａ，Ｂを選択した場合には、選択したクロック信号を
被サンプル信号をサンプリングするための同期信号とな
るサンプリング信号として出力する。
【００２３】このように構成されたサンプリング信号発
生回路は、図１に示したそれぞれの回路が例えば図２に
示すように、論理ゲートやフリップフロップ（Ｆ／Ｆ）
回路によって具体的に構築される。
生回路は、図１に示したそれぞれの回路が例えば図２に
示すように、論理ゲートやフリップフロップ（Ｆ／Ｆ）
回路によって具体的に構築される。
【００２４】図２において、図１に示したクロック信号
発生回路１は、バッファ回路１１ａ，１１ｂ，１１ｃに
より構成されている。
発生回路１は、バッファ回路１１ａ，１１ｂ，１１ｃに
より構成されている。
【００２５】バッファ回路１１ａは基準クロック信号を
受け、この基準クロック信号をバッファ回路１１ａの内
部遅延（Ｔｐｄ）だけ遅延させて出力することによって
、基準クロック信号に対して位相がＴｐｄだけ遅れたク
ロック信号Ａを発生する。バッファ回路１１ｃはバッフ
ァ回路１１ｂを介してバッファ回路１１ａの出力を受け
、基準クロック信号に対してバッファ回路１１ａとバッ
ファ回路１１ｂの内部遅延だけ遅延されたクロック信号
Ｂを発生する。なお、クロック信号Ａ，Ｂの生成におい
て、配線路の遅延を含めてそれぞれの信号を生成するよ
うにしてもよい。
受け、この基準クロック信号をバッファ回路１１ａの内
部遅延（Ｔｐｄ）だけ遅延させて出力することによって
、基準クロック信号に対して位相がＴｐｄだけ遅れたク
ロック信号Ａを発生する。バッファ回路１１ｃはバッフ
ァ回路１１ｂを介してバッファ回路１１ａの出力を受け
、基準クロック信号に対してバッファ回路１１ａとバッ
ファ回路１１ｂの内部遅延だけ遅延されたクロック信号
Ｂを発生する。なお、クロック信号Ａ，Ｂの生成におい
て、配線路の遅延を含めてそれぞれの信号を生成するよ
うにしてもよい。
【００２６】図１に示した遷移点検出回路２ａは、イン
バータゲート２１ａと論理積（ＡＮＤ）ゲート２２ａと
から構成されている。クロック信号Ａをインバータゲー
ト２１ａにより反転した信号と基準クロック信号との論
理積をとり、クロック信号Ａの立ち上がりエッジを検出
し、立ち上がりエッジに同期した信号をＡＮＤゲート２
２ａの出力として得ている。
バータゲート２１ａと論理積（ＡＮＤ）ゲート２２ａと
から構成されている。クロック信号Ａをインバータゲー
ト２１ａにより反転した信号と基準クロック信号との論
理積をとり、クロック信号Ａの立ち上がりエッジを検出
し、立ち上がりエッジに同期した信号をＡＮＤゲート２
２ａの出力として得ている。
【００２７】図１に示した遷移点検出回路２ｂは、イン
バータゲート２１ｂとＡＮＤゲート２２ｂとから構成さ
れ、クロック信号Ｂをインバータゲート２１ｂにより反
転した信号とクロック信号Ａとの論理積をとり、クロッ
ク信号Ｂの立ち上がりエッジを検出し、立ち上がりエッ
ジに同期した信号をＡＮＤゲート２２ｂの出力として得
ている。
バータゲート２１ｂとＡＮＤゲート２２ｂとから構成さ
れ、クロック信号Ｂをインバータゲート２１ｂにより反
転した信号とクロック信号Ａとの論理積をとり、クロッ
ク信号Ｂの立ち上がりエッジを検出し、立ち上がりエッ
ジに同期した信号をＡＮＤゲート２２ｂの出力として得
ている。
【００２８】遷移点検出回路３はインバータゲート３１
と否定排他的論理和（ＥＸ−ＮＯＲ）ゲート３２とから
構成されており、被サンプル信号をインバータゲート３
１により反転遅延した信号と被サンプル信号との否定排
他的論理和をとることにより被サンプル信号の立ち上が
りエッジ及び立ち下がりエッジを検出し、立ち上がりエ
ッジ及び立ち下がりエッジに同期した信号をＥＸ−ＮＯ
Ｒゲート３２の出力として得ている。
と否定排他的論理和（ＥＸ−ＮＯＲ）ゲート３２とから
構成されており、被サンプル信号をインバータゲート３
１により反転遅延した信号と被サンプル信号との否定排
他的論理和をとることにより被サンプル信号の立ち上が
りエッジ及び立ち下がりエッジを検出し、立ち上がりエ
ッジ及び立ち下がりエッジに同期した信号をＥＸ−ＮＯ
Ｒゲート３２の出力として得ている。
【００２９】位相比較回路４ａ，４ｂはＦ／Ｆ回路４１
ａ，４１ｂで構成されており、それぞれ対応して与えら
れるＡＮＤゲート２２ａ，２２ｂの出力をＥＸ−ＮＯＲ
ゲート３２の出力に同期してサンプリングすることによ
り、被サンプル信号の遷移点とクロック信号Ａ，Ｂの遷
移点との位相を比較し、それぞれの位相関係に対応した
比較信号をＦ／Ｆ回路４１ａ，４１ｂの出力として得て
いる。
ａ，４１ｂで構成されており、それぞれ対応して与えら
れるＡＮＤゲート２２ａ，２２ｂの出力をＥＸ−ＮＯＲ
ゲート３２の出力に同期してサンプリングすることによ
り、被サンプル信号の遷移点とクロック信号Ａ，Ｂの遷
移点との位相を比較し、それぞれの位相関係に対応した
比較信号をＦ／Ｆ回路４１ａ，４１ｂの出力として得て
いる。
【００３０】選択回路５ａ，５ｂはそれぞれＡＮＤゲー
ト５１ａ，５１ｂにより構成されており、ＡＮＤゲート
５１ａ，５１ｂはＦ／Ｆ回路４１ａ，４１ｂから与えら
れる比較信号がハイレベル時に対応するクロック信号Ａ
，Ｂをサンプリング信号として選択出力する。
ト５１ａ，５１ｂにより構成されており、ＡＮＤゲート
５１ａ，５１ｂはＦ／Ｆ回路４１ａ，４１ｂから与えら
れる比較信号がハイレベル時に対応するクロック信号Ａ
，Ｂをサンプリング信号として選択出力する。
【００３１】なお、図２に示すそれぞれの論理ゲートに
あっては、その内部遅延（Ｔｐｄ）をすべて同等なもの
とみなし、それぞれの論理ゲートの入出力信号間にあっ
ては内部遅延の分だけ遅延が生じるものとする。
あっては、その内部遅延（Ｔｐｄ）をすべて同等なもの
とみなし、それぞれの論理ゲートの入出力信号間にあっ
ては内部遅延の分だけ遅延が生じるものとする。
【００３２】次に、図２に示す構成における作用動作を
図３に示すタイミングチャートを参照して説明する。
図３に示すタイミングチャートを参照して説明する。
【００３３】まず、図３に示すような基準クロック信号
がバッファ回路１１ａに与えられると、バッファ回路１
１ａの内部遅延時間だけ位相の遅れたクロック信号Ａが
バッファ回路１１ａの出力として生成される。このよう
にして生成されたクロック信号Ａはインバータゲート２
１ａにより反転遅延され、反転遅延されて得られた信号
ＳＡと基準クロック信号の論理積がとられ、クロック信
号Ａの立ち上がりエッジに同期した図３に示すような信
号Ｓ２ａ がＡＮＤゲート２２ａの出力として得られる
。
がバッファ回路１１ａに与えられると、バッファ回路１
１ａの内部遅延時間だけ位相の遅れたクロック信号Ａが
バッファ回路１１ａの出力として生成される。このよう
にして生成されたクロック信号Ａはインバータゲート２
１ａにより反転遅延され、反転遅延されて得られた信号
ＳＡと基準クロック信号の論理積がとられ、クロック信
号Ａの立ち上がりエッジに同期した図３に示すような信
号Ｓ２ａ がＡＮＤゲート２２ａの出力として得られる
。
【００３４】また、バッファ回路１１ａから出力された
クロック信号Ａはバッファ回路１１ｂに与えられ、その
出力がさらにバッファ回路１１ｃに与えられる。これに
より、バッファ回路１１ｃの内部遅延時間だけ位相の遅
れたクロック信号Ｂがバッファ回路１１ｂの出力として
生成される。このクロック信号Ｂはインバータゲート２
１ｂにより反転遅延され、反転遅延されて得られた信号
ＳＢとクロック信号Ｂの論理積がとられ、クロック信号
Ｂの立ち上がりエッジに同期した図３に示すような信号
Ｓ２ｂ がＡＮＤゲート２２ｂの出力として得られる。
クロック信号Ａはバッファ回路１１ｂに与えられ、その
出力がさらにバッファ回路１１ｃに与えられる。これに
より、バッファ回路１１ｃの内部遅延時間だけ位相の遅
れたクロック信号Ｂがバッファ回路１１ｂの出力として
生成される。このクロック信号Ｂはインバータゲート２
１ｂにより反転遅延され、反転遅延されて得られた信号
ＳＢとクロック信号Ｂの論理積がとられ、クロック信号
Ｂの立ち上がりエッジに同期した図３に示すような信号
Ｓ２ｂ がＡＮＤゲート２２ｂの出力として得られる。
【００３５】一方、クロック信号に同期してサンプリン
グしようとする被サンプル信号は、インバータゲート３
１及びＥＸ−ＮＯＲゲート３２からなる遷移点検出回路
３により、立ち上がりエッジ及び立ち下がりエッジが検
出され、検出されたエッジに同期した図３に示すような
信号Ｓ３がＥＸ−ＮＯＲゲート３２の出力として得られ
る。
グしようとする被サンプル信号は、インバータゲート３
１及びＥＸ−ＮＯＲゲート３２からなる遷移点検出回路
３により、立ち上がりエッジ及び立ち下がりエッジが検
出され、検出されたエッジに同期した図３に示すような
信号Ｓ３がＥＸ−ＮＯＲゲート３２の出力として得られ
る。
【００３６】この信号Ｓ３はそれぞれのＦ／Ｆ回路４１
ａ，４１ｂのクロック信号として与えられ、この信号Ｓ
３の例えば立ち下がりエッジに同期してそれぞれのＦ／
Ｆ回路４１ａ，４１ｂに与えられる信号Ｓ２ａ ，Ｓ２
ｂ がサンプルホールドされ、Ｆ／Ｆ回路４１ａの出力
としてハイレベルの信号Ｓ４ａが得られ、Ｆ／Ｆ回路４
１ｂの出力としてロウレベルの信号Ｓ４ｂ が得られる
。
ａ，４１ｂのクロック信号として与えられ、この信号Ｓ
３の例えば立ち下がりエッジに同期してそれぞれのＦ／
Ｆ回路４１ａ，４１ｂに与えられる信号Ｓ２ａ ，Ｓ２
ｂ がサンプルホールドされ、Ｆ／Ｆ回路４１ａの出力
としてハイレベルの信号Ｓ４ａが得られ、Ｆ／Ｆ回路４
１ｂの出力としてロウレベルの信号Ｓ４ｂ が得られる
。
【００３７】これらの信号Ｓ４ａ ，Ｓ４ｂ はクロッ
ク信号Ａ，Ｂからサンプリング信号を選択するための選
択信号としてそれぞれ対応するＡＮＤゲート５１ａ，５
１ｂに与えられ、これによりクロック信号Ａが選択され
、クロック信号Ａに対してＡＮＤゲート５１ａの内部遅
延時間だけ遅れたＡＮＤゲート５１ａの出力信号が図３
に示すようにサンプリング信号として得られ、このサン
プリング信号に同期してＦ／Ｆ回路６により被サンプル
信号がサンプリングされる。
ク信号Ａ，Ｂからサンプリング信号を選択するための選
択信号としてそれぞれ対応するＡＮＤゲート５１ａ，５
１ｂに与えられ、これによりクロック信号Ａが選択され
、クロック信号Ａに対してＡＮＤゲート５１ａの内部遅
延時間だけ遅れたＡＮＤゲート５１ａの出力信号が図３
に示すようにサンプリング信号として得られ、このサン
プリング信号に同期してＦ／Ｆ回路６により被サンプル
信号がサンプリングされる。
【００３８】このように、被サンプル信号の遷移点と被
サンプル信号をサンプリングするクロック信号Ａ，Ｂの
遷移点を比較し、被サンプル信号のサンプリングに適し
たクロック信号を選択するようにしているので、被サン
プル信号の位相が動作中に変化した場合であっても、サ
ンプリングに適したクロック信号がリアルタイムで得ら
れるため、被サンプル信号とクロック信号とのタイミン
グ調整作業を必要とすることなく、被サンプル信号を確
実にサンプリングすることが可能となる。さらに、調整
作業が不要となるため、回路の外部に付加される補正の
ための構成が不要となり、集積化が可能となり、構成を
小型化することができる。
サンプル信号をサンプリングするクロック信号Ａ，Ｂの
遷移点を比較し、被サンプル信号のサンプリングに適し
たクロック信号を選択するようにしているので、被サン
プル信号の位相が動作中に変化した場合であっても、サ
ンプリングに適したクロック信号がリアルタイムで得ら
れるため、被サンプル信号とクロック信号とのタイミン
グ調整作業を必要とすることなく、被サンプル信号を確
実にサンプリングすることが可能となる。さらに、調整
作業が不要となるため、回路の外部に付加される補正の
ための構成が不要となり、集積化が可能となり、構成を
小型化することができる。
【００３９】次に、この発明の他の実施例について説明
する。
する。
【００４０】図４及び図５はこの発明の他の実施例を示
す図であり、図１に示す構成の具体的な回路構成を示す
図である。
す図であり、図１に示す構成の具体的な回路構成を示す
図である。
【００４１】図４に示す実施例の特徴とするところは、
図２に示した構成に対して、図３の構成を拡張すること
によりそれぞれ位相の異なる５つのクロック信号Ａ〜Ｅ
を配線路の遅延を用いて得ており、これらのクロック信
号Ａ〜Ｅからサンプリング信号を発生し、被サンプル信
号に対するクロック信号の分解能を高めることにある。 このような構成にあっては、上述した実施例と同様の効
果が得られるとともに、被サンプル信号に対してより一
層最適なクロック信号を発生させることが可能となる。
図２に示した構成に対して、図３の構成を拡張すること
によりそれぞれ位相の異なる５つのクロック信号Ａ〜Ｅ
を配線路の遅延を用いて得ており、これらのクロック信
号Ａ〜Ｅからサンプリング信号を発生し、被サンプル信
号に対するクロック信号の分解能を高めることにある。 このような構成にあっては、上述した実施例と同様の効
果が得られるとともに、被サンプル信号に対してより一
層最適なクロック信号を発生させることが可能となる。
【００４２】図５に示す実施例の特徴とするところは、
図４に示した構成に対して、それぞれ位相の異なるクロ
ック信号Ａ〜Ｅを得るために、配線路の遅延に加えてバ
ッファ回路１１ａ〜１１ｅの内部遅延を用いたことにあ
り、同様の効果を得ることができる。
図４に示した構成に対して、それぞれ位相の異なるクロ
ック信号Ａ〜Ｅを得るために、配線路の遅延に加えてバ
ッファ回路１１ａ〜１１ｅの内部遅延を用いたことにあ
り、同様の効果を得ることができる。
【００４３】
【発明の効果】以上説明したように、この発明によれば
、被サンプル信号の遷移点に応じてサンプリングに適し
たサンプリング信号を複数のそれぞれ位相の異なるクロ
ック信号の中から選択して得るようにしたので、小型な
構成において、被サンプル信号とサンプリング信号との
タイミングの補正調整作業を要することなく誤動作の抑
制を達成し得るサンプリング信号発生回路を得ることが
できる。
、被サンプル信号の遷移点に応じてサンプリングに適し
たサンプリング信号を複数のそれぞれ位相の異なるクロ
ック信号の中から選択して得るようにしたので、小型な
構成において、被サンプル信号とサンプリング信号との
タイミングの補正調整作業を要することなく誤動作の抑
制を達成し得るサンプリング信号発生回路を得ることが
できる。
【図１】この発明の一実施例に係るサンプリング信号発
生回路の構成を示すブロック図である。
生回路の構成を示すブロック図である。
【図２】図１に示す構成の具体的な一回路構成を示す図
である。
である。
【図３】図２に示す回路の動作タイミングチャートを示
す図である。
す図である。
【図４】この発明の他の実施例に係るサンプリング信号
発生回路の一具体的回路構成を示す図である。
発生回路の一具体的回路構成を示す図である。
【図５】この発明の他の実施例に係るサンプリング信号
発生回路の一具体的回路構成を示す図である。
発生回路の一具体的回路構成を示す図である。
１ クロック信号発生回路
２ａ，２ｂ，３ 遷移点検出回路
４ａ，４ｂ 位相比較回路
５ａ，５ｂ 選択回路
Claims (1)
- 【請求項１】 被サンプル信号の遷移点を検出する第
１の検出手段と、基準クロック信号に対して位相の異な
る複数のクロック信号を生成する生成手段と、前記生成
手段により生成されたそれぞれのクロック信号の遷移点
を検出する第２の検出手段と、前記第１の検出手段によ
って検出された被サンプル信号の遷移点と前記第２の検
出手段によって検出されたそれぞれのクロック信号の遷
移点とをそれぞれ比較し、比較結果に応じて選択信号を
生成する比較手段と、前記比較手段によって生成された
選択信号にしたがって前記生成手段によって生成された
複数のクロック信号の中から被サンプル信号をサンプリ
ングするサンプリング信号を選択発生する選択手段とを
有することを特徴とするサンプリング信号発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3063452A JPH04298116A (ja) | 1991-03-27 | 1991-03-27 | サンプリング信号発生回路 |
| US07/854,538 US5294844A (en) | 1991-03-27 | 1992-03-19 | Sampling signal generation circuit |
| KR1019920004576A KR960009131B1 (ko) | 1991-03-27 | 1992-03-20 | 샘플링신호 발생신호 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3063452A JPH04298116A (ja) | 1991-03-27 | 1991-03-27 | サンプリング信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298116A true JPH04298116A (ja) | 1992-10-21 |
Family
ID=13229646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3063452A Pending JPH04298116A (ja) | 1991-03-27 | 1991-03-27 | サンプリング信号発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5294844A (ja) |
| JP (1) | JPH04298116A (ja) |
| KR (1) | KR960009131B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2806863B2 (ja) * | 1996-02-27 | 1998-09-30 | 日本電気エンジニアリング株式会社 | ビット同期回路 |
| JP3391442B2 (ja) * | 1999-11-05 | 2003-03-31 | 日本電気株式会社 | クロック識別再生回路及びクロック識別再生方法 |
| JP3657188B2 (ja) | 2000-10-31 | 2005-06-08 | Ｎｅｃエレクトロニクス株式会社 | 装置及びその動作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126012A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 発振出力制御回路 |
| JPH01284015A (ja) * | 1988-05-10 | 1989-11-15 | Nippon Telegr & Teleph Corp <Ntt> | クロック位相設定回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60204121A (ja) * | 1984-03-29 | 1985-10-15 | Fujitsu Ltd | 位相同期回路 |
| US4675612A (en) * | 1985-06-21 | 1987-06-23 | Advanced Micro Devices, Inc. | Apparatus for synchronization of a first signal with a second signal |
| US5022057A (en) * | 1988-03-11 | 1991-06-04 | Hitachi, Ltd. | Bit synchronization circuit |
| JP2787725B2 (ja) * | 1990-02-14 | 1998-08-20 | 第一電子工業株式会社 | データ・クロックのタイミング合わせ回路 |
-
1991
- 1991-03-27 JP JP3063452A patent/JPH04298116A/ja active Pending
-
1992
- 1992-03-19 US US07/854,538 patent/US5294844A/en not_active Expired - Lifetime
- 1992-03-20 KR KR1019920004576A patent/KR960009131B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01126012A (ja) * | 1987-11-11 | 1989-05-18 | Nec Corp | 発振出力制御回路 |
| JPH01284015A (ja) * | 1988-05-10 | 1989-11-15 | Nippon Telegr & Teleph Corp <Ntt> | クロック位相設定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920019101A (ko) | 1992-10-22 |
| US5294844A (en) | 1994-03-15 |
| KR960009131B1 (ko) | 1996-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970114 |