JP2009205213A - イベントレコーダおよびこれを備えた電子機器 - Google Patents

Abstract

【課題】記録されるデータに不具合が発生するのを防止するイベントレコーダおよびこれを備えた電子機器を提供する。
【解決手段】イベントレコーダ１０は、時刻を計時し、時刻データを出力する計時部１２と、イベント発生を検出するイベント検出回路２０と、複数のアドレスを有し、時刻データを備えたイベント情報を記録するメモリ３０と、複数のアドレスのうちいずれか１つである記録停止アドレスを設定する設定レジスタ３６と、イベント情報を記録するアドレスを設定し、この設定したアドレスが記録停止アドレスと一致すると記録停止処理を行う制御回路２４とを備えている。
【選択図】図１

Description

本発明は、イベントの発生および時刻を記録するイベントレコーダおよびこれを備えた電子機器に関するものである。

イベントの発生とともに、このイベント発生を検出した時刻を内部メモリに記録するものには、リアルタイムクロックがある。特許文献１に開示されたリアルタイムクロックは、計時回路、イベント検出回路およびイベント記憶メモリ等を備えている。このリアルタイムクロックは、イベント検出回路でイベントの発生を検出すると、この固有のデータおよびイベントを検出した時点の時刻データをイベント記憶メモリに記憶している。また、このリアルタイムクロックは、イベント記憶メモリの残容量を検出する残容量検出回路と、残容量の低下を報知するレベルを設定する回路を備えることもできる。この場合、イベント記憶メモリの残容量が報知レベルに達すると、イベント検出回路が割り込み信号を出力するように構成すれば、イベント記憶メモリのオーバーフローが近くなった時に、リアルタイムクロックの外部に設けた制御部に割り込みをかけることになる。

特開２００３−１３２４７０号公報（５−７頁）

従来のリアルタイムクロックには、内部メモリを複数の領域に分割したものがある。すなわちリアルタイムクロックには、任意のアドレスで内部メモリを２分割して、その一方をユーザが使用する汎用メモリ領域（上位メモリ）とし、他方をイベントメモリ領域（下位メモリ）としているものがある。このリアルタイムクロックは、イベントの発生をイベントデータとして下位メモリに記録しているが、イベントの発生回数が多くなったりすると、下位からスタックしてきたイベントデータが上位メモリに達して、この上位メモリを上書きすることがあった。この場合、上位メモリに記録してあるユーザのデータが破壊されてしまう。

このようなデータの破壊を防止するには、ユーザが内部メモリに頻繁にアクセスして、下位メモリにイベントデータがどれくらい記録されているか把握すればよいが、この方法ではユーザに負担をかけることになる。またアクセスするタイミングが少しでも遅れると、上位メモリが上書きされてしまうことになる。

本発明は、記録されているデータに不具合が発生するのを防止するイベントレコーダおよびこれを備えた電子機器を提供することを目的とする。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］時刻を計時し、時刻データを出力する計時部と、イベント発生を検出するイベント検出回路と、複数のアドレスを有するメモリと、前記複数のアドレスのうちいずれか１つである記録停止アドレスが設定される設定レジスタと、前記イベント検出回路が前記イベント発生を検出した場合、前記計時部から出力された前記時刻データを有するイベント情報を、前記メモリのメモリスタックアドレスに記録する制御回路と、を備え、前記制御回路は、前記メモリスタックアドレスが前記記録停止アドレスと一致した場合、前記イベント情報を前記メモリへ記録する処理を停止する記録停止処理を行うことを特徴とするイベントレコーダ。

イベント発生時に、イベント情報が記録されるメモリのアドレスであるスタックアドレスが記録停止アドレスと一致すると、イベントレコーダがイベント情報の記録を停止する。記録を停止することによって、イベント情報がメモリ内の情報を上書きすることがなくなるので、汎用メモリ領域に記録されたデータが破壊されるのを防止できる。すなわち、イベントメモリ領域の記録容量オーバーフローにより、汎用メモリ領域にイベント情報が上書きされてしまうことが無くなる。

［適用例２］適用例１に記載のイベントレコーダにおいて、前記制御回路における前記記録停止処理を有効または無効にする記録停止情報が前記設定レジスタに設定され、前記制御回路は、前記記録停止情報に基づき、前記記録停止処理を行うことを特徴とするイベントレコーダ。
この構成により、イベントレコーダのユーザが記録停止処理を行うか否かを外部から設定できる。

以下に、本発明に係るイベントレコーダの実施形態について説明する。まず第１の実施形態について説明する。図１は第１の実施形態に係るイベントレコーダの構成を示すブロック図である。イベントレコーダ１０は、計時部１２、イベント検出回路２０、制御回路２４、メモリ３０、設定レジスタ３６および入出力処理回路４６を主に備えている。

計時部１２は、時刻を計時するために、圧電振動子１４、発振回路１６および計時回路１８を備えている。圧電振動子１４は、発振回路１６と接続しており、この発振回路１６から電気信号を入力すると、一定の周波数で振動する。そして発振回路１６は、圧電振動子１４との間で信号を増幅して発振することにより、圧電振動子１４が振動している周波数と同一の周波数の信号を源振として出力する。計時回路１８は、発振回路１６の後段に接続している。計時回路１８は、発振回路１６から入力した源振を分周して１［Ｈｚ］の周波数を得ると、この１［Ｈｚ］の信号を利用して、年、月、日、曜日、時、分および秒の計時を計時カウンタ１８ａで行っている。これにより計時回路１８は、年、月、日、曜日、時、分、秒の現在時刻を得て、これを内部に記憶している。

イベント検出回路２０は、イベントレコーダ１０の外面に設けたイベント入力端子２２と接続している。イベント検出回路２０は、イベント入力端子２２を介して外部からイベント発生信号を入力すると、イベント発生フラグＦｌａｇ_EVENTを立てるようになっている。これによりイベント検出回路２０は、イベントの発生を検出している。

制御回路２４は、計時部１２およびイベント検出回路２０の後段に接続されている。また制御回路２４は、設定レジスタ３６およびメモリ３０に接続されている。そして制御回路２４は、イベント検出回路２０や計時部１２からデータを読み込んだり、イベント発生および時刻（イベント情報）をメモリ３０へ書き込む等の様々な処理を行っている。なお制御回路２４に設けたアドレス設定手段としての書き込みアドレス２８は、メモリ３０（イベントメモリ領域３２）にイベント情報を書き込むアドレス値を設定している。すなわち書き込みアドレス２８は、メモリスタックアドレスを指定している。

メモリ３０は、イベントメモリ領域３２と汎用メモリ領域３４とに２分割されている。イベントメモリ領域３２は、イベント情報を記録する領域となっており、汎用メモリ領域３４は、ユーザが使用するデータを記録する領域となっている。そしてイベントメモリ領域３２を構成するアドレスのうち、いずれか１つのアドレスを記録停止アドレスＡＤＲ_STOPとしている。この記録停止アドレスＡＤＲ_STOPは、イベントメモリ領域３２の残容量が少なくなった場合若しくは無くなった場合にイベント情報のメモリ３０への記録処理を停止するために設定してあり、イベントメモリ領域３２を構成する最大のアドレスＡＤＲ_MAX以下に設定してある。なお記録停止アドレスＡＤＲ_STOPは、イベントレコーダ１０が搭載される電子機器の状況や、イベントが発生する頻度に応じて、前述の最大のアドレスＡＤＲ_MAXよりも小さい値を設定して、イベントメモリ領域３２の容量が一杯になる前にイベント情報の記録処理を停止することもできる。

設定レジスタ３６は、記録停止アドレス３８、記録停止情報４０、記録桁設定データ４２およびイベント検出周期４４を記憶している。記録停止アドレス３８は、イベントメモリ領域３２を構成する複数のアドレスのうちいずれか１つの記録停止アドレスＡＤＲ_STOPの値である。記録停止情報４０は、イベント情報の記録停止処理を有効または無効のいずれかにするための情報である。例えば、記録停止情報４０が「１」に設定されているときはイベント情報の記録停止処理が有効になり、「０」が設定されているときは記録停止処理が無効になるようにしてあればよい。したがって記録停止情報４０が「１」に設定されているときは、イベント検出回路２０においてイベント発生を検出した場合に記録停止処理を行う。これに対し、アラーム有効フラグが「０」に設定されているときは、イベント検出回路２０においてイベント発生を検出しても記録停止処理を行わない。またイベント検出周期４４は、イベント検出回路２０でイベントの発生を検出したか否かを制御回路２４が確認する間隔を設定している。

また記録桁設定データ４２は、メモリ３０に時刻を記録する場合、年、月、日、曜日、時、分、秒のうち必要な桁のみをメモリ３０に記録するように、必要な桁（記録桁）の設定を行うデータとなっている。例えば、記録桁設定データ４２の各桁を１ビットで構成しておき、「０」を設定すると「記録しない」、「１」を設定すると「記録する」としておけばよい。そして合計７ビットの記録桁設定データ４２の各桁に「記録する」または「記録しない」の設定を行えばよい。より具体的な例としては、計時回路１８に記憶してある年、月、日、曜日、時、分、秒の時刻データの中から、記録桁として時および分の桁のみをメモリ３０に記録する場合、時桁および分桁を「１」と設定し、他の桁を「０」に設定すればよい。
これにより時刻の分解能を設定している。このような記録桁設定データ４２の設定は、設定レジスタ３６に設けた記録桁設定手段（図示せず）によって行われている。

入出力処理回路４６は、設定レジスタ３６およびメモリ３０に接続するとともに、イベントレコーダ１０の外面に設けたデータ入出力端子４８と接続している。そして入出力処理回路４６は、入出力インターフェースとなっており、設定レジスタ３６の内容を書き換えるデータをイベントレコーダ１０の外部から入力して設定レジスタ３６に出力したり、メモリ３０に記録されているイベント情報等のデータをイベントレコーダ１０の外部に出力したり等の処理を行っている。
このようなイベントレコーダ１０は、リアルタイムクロックで構成することができる。

そしてイベントレコーダ１０は、電子機器に搭載されて、イベント情報をメモリ３０へ記録している。図２は第１の実施形態に係るイベントレコーダを搭載した電子機器の構成を示すブロック図である。イベントレコーダ１０は、イベント発生デバイス５０および演算処理装置５２に接続している。すなわちイベントレコーダ１０のイベント入力端子２２は、イベント発生デバイス５０に接続している。イベントレコーダ１０および演算処理装置５２は、それぞれに設けてあるデータ入出力端子４８，５６同士が接続している。これによりイベントレコーダ１０は、イベント発生デバイス５０からイベント発生信号を入力するようになっている。またイベントレコーダ１０は、演算処理装置５２との間でデータの送受信をするようになっている。

次に、イベントレコーダ１０の動作について説明する。図３はイベントレコーダの動作を示すフローである。まずイベント発生デバイス５０は、例えばスイッチのオン／オフ等のイベントを生じると、イベント発生信号を出力する。イベントレコーダ１０は、イベント入力端子２２を介してイベント発生信号を入力する。そして図１に示すイベント検出回路２０は、イベント発生信号を入力するとこれを検出して、イベント発生フラグＦｌａｇ_EVENTを立てる。すなわちイベント検出回路２０は、イベントの発生を検出していないことを示す「０」からイベントの発生を検出したことを示す「１」にイベント発生フラグを変更する。

制御回路２４は、設定レジスタ３６からイベント検出周期４４を入力しているので、この周期に応じてイベント検出回路２０でイベント発生を検出したか否かを確認する（ステップＳ１０）。すなわち制御回路２４は、イベント発生フラグＦｌａｇ_EVENTが「１」になっているか否かを判断する。制御回路２４は、ステップＳ１０の結果、イベント検出回路２０がイベント発生を検出していなければ（Ｎｏの場合）、イベント発生の読み込み動作を中止し、次回のイベント検出周期４４が来た時にステップＳ１０の確認を行う。これに対し、制御回路２４は、イベント検出回路２０がイベント発生を検出していれば（Ｙｅｓの場合）、イベント検出回路２０からイベントが発生していることを読み込む。また制御回路２４は、イベント発生を入力すると、計時回路１８で記憶している現在時刻を読み込む。このとき制御回路２４は、設定レジスタ３６から記録桁設定データ４２を入力しているので、必要な桁の時刻データのみを入力している。

この後、制御回路２４は、記録停止関連処理を行う。まず制御回路２４は、設定レジスタ３６の記録停止情報４０が有効値と等しいか否か判断する（ステップＳ１２）。このステップＳ１２の結果、等しくなければ（Ｎｏの場合）、イベント情報書き込み処理を行う。またステップＳ１２の結果、等しければ（Ｙｅｓの場合）、制御回路２４は、イベント情報を書き込むメモリ３０のアドレス値ＡＤＲ_CNTが記録停止アドレスＡＤＲ_STOPに等しいか否か判断する（ステップＳ１４）。すなわち制御回路は、これの内部に設けた書き込みアドレス２８で設定したメモリのアドレス値が、記録停止アドレスに等しいか否かを判断する。このステップＳ１４の結果、等しくなければ（Ｎｏの場合）、イベント情報の書き込み処理を行う。またステップＳ１４の結果、等しければ（Ｙｅｓの場合）、制御回路２４は、イベント情報の書き込み処理を行わずに処理を終了する。すなわち、制御回路２４は、設定レジスタ３６の記録停止情報４０が有効値と等しい間は、イベントが発生してもイベント情報の書き込み処理を行わない。

制御回路２４は、ステップＳ１２，Ｓ１４の判断においてＮｏとなった場合、イベント情報をメモリ３０へ書き込む処理を行う（ステップＳ１８）。すなわち制御回路２４の書き込みアドレス２８によって指定されたメモリのアドレス値ＡＤＲ_CNTに１対１に対応しているデータ記憶領域へ、イベント情報を書き込む処理を行う。この後、この書き込みが行われたアドレス値ＡＤＲ_CNTすなわちメモリスタックアドレスの値に「１」を加算する（ステップＳ２０）。

なおイベント情報をメモリ３０へ書き込むには、下位側のアドレスから上位側のアドレスへ順に移動させて書き込んでいってもよく、上位側のアドレスから下位側のアドレスへ順に移動させて書き込んでいってもよい。このためメモリ３０は、イベント情報が書き込まれる度に、このイベント情報が書き込まれたアドレス値から次に書き込まれるアドレス値に、書き込み位置を変更しなければならない。

このようなイベントレコーダ１０によれば、イベント発生時の記録処理を停止させることで、電子機器は汎用メモリ領域３４の情報が上書きされる前に、イベント情報を読み出す等の保護処理を実行できる。これによりメモリ３０を複数の領域に分割する場合であっても、一方のメモリ領域に記録されるイベント情報によって、他のメモリ領域のデータが上書き等の破壊から免れるので、データ保護の信頼性が飛躍的に向上する。

また記録停止アドレス３８は、予測されるイベント発生頻度に応じて設定できるので、ユーザでの処理を容易にできる。

第１の実施形態に係るイベントレコーダの構成を示すブロック図。 第１の実施形態に係るイベントレコーダを搭載した電子機器の構成を示すブロック図。 イベントレコーダの動作を示すフロー。

符号の説明

１０…イベントレコーダ、１２…計時部、１４…圧電振動子、１６…発振回路、１８…計時回路、１８ａ…計時カウンタ、２０…イベント検出回路、２２…イベント入力端子、２４…制御回路、２８…アドレス設定手段としての書き込みアドレス、３０…メモリ、３２…イベントメモリ領域、３４…汎用メモリ領域、３６…設定レジスタ、３８，ＡＤＲ_STOP…記録停止アドレス、４０…記録停止情報、４２…記録桁設定データ、４４…イベント検出周期、４６…入出力処理回路、４８，５６…データ入出力端子、５０…イベント発生デバイス、５２…演算処理装置、ＡＤＲ_CNT…アドレス値、ＡＤＲ_MAX…アドレス、Ｆｌａｇ_EVENT…イベント発生フラグ。

Claims (3)

1. 時刻を計時し、時刻データを出力する計時部と、
   イベント発生を検出するイベント検出回路と、
   複数のアドレスを有するメモリと、
   前記複数のアドレスのうちいずれか１つである記録停止アドレスが設定される設定レジスタと、
   前記イベント検出回路が前記イベント発生を検出した場合、前記計時部から出力された前記時刻データを有するイベント情報を、前記メモリのメモリスタックアドレスに記録する制御回路と、を備え、
   前記制御回路は、前記メモリスタックアドレスが前記記録停止アドレスと一致した場合、前記イベント情報を前記メモリへ記録する処理を停止する記録停止処理を行うことを特徴とするイベントレコーダ。
2. 前記制御回路における前記記録停止処理を有効または無効にする記録停止情報が前記設定レジスタに設定され、
   前記制御回路は、前記記録停止情報に基づき、前記記録停止処理を行うことを特徴とする請求項１に記載のイベントレコーダ。
3. 請求項１または請求項２に記載のイベントレコーダを備えていることを特徴とする電子機器。

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