JPH0563808A - トラヒツク収集制御方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は交換機のトラヒック収集制御方式に関
し，データサイズ及び周期が異なる各収集項目のトラヒ
ックデータの収集を面切り換えを用いず，メモリに無駄
なくデータを格納できて効率を良くメモリを使用するこ
とを目的とする。 【構成】交換機の記憶装置に格納された複数のトラヒッ
クデータを読み出す時に，該読み出しアドレスを入力し
て予め設定された先頭アドレス，終了アドレスの各検出
信号及び先頭アドレスの検出により発生する書込み信号
を発生するアドレス判定回路を備える。各データに対応
して発生する先頭アドレス検出信号，終了アドレス検出
信号及び書込み信号を受け取って，収集データ格納メモ
リに対して書込み信号を発生し，開始フラグを先頭デー
タに設定し，終了フラグを最終データに設定するデータ
収集制御回路を備え，複数のトラヒックデータを，順次
連続したアドレスに格納するよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は交換機におけるトラヒッ
ク収集制御方式に関する。交換機は多数の呼が発生，終
了する処理が繰り返し行われ，各呼の処理に対応して交
換機の制御装置，スイッチ等使用状態を含むリアルタイ
ムのトラヒック（データ）を収集し，そのデータを識別
することにより交換機の状態監視や，管理の資料として
いる。

【０００２】このようなトラヒック収集をするには，収
集の対象となるトラヒックデータが格納されるメモリに
一定時間毎にアクセスして収集装置のメモリに格納する
必要があるが，各アクセスにより収集装置のメモリに格
納されるデータ長は，収集される対象に応じて実際のデ
ータ長と関係なく，書き込み・読み出しの制御の都合で
固定長になっているため，メモリが無駄に使用されてい
た。

【０００３】

【従来の技術】図６は従来例の説明図である。図６にお
いて，６０は交換機，６１はメモリ（ＭＭ），６２はイ
ンタフェース，６３はトラヒックデータ収集メモリであ
る。

【０００４】交換機６０は，制御の負荷分散により制御
装置は複数のプロセッサ（図示せず）により構成される
が，交換機の各部のトラヒックを表すデータ（例えば現
在発生している呼に関するデータ）をトレースするため
に複数プロセッサに共通のメモリ６１にトラヒックデー
タが，一定周期で格納されるようになっている。トラヒ
ックデータとしては現在処理している呼数，制御装置の
使用率，この交換機へ着信する呼の発信元（対地別），
課金情報等の種々の項目があり，項目に応じて発生する
データの周期が異なりそれに応じてメモリ６１に書き込
まれる周期も異なる（例えば呼数の情報は，１秒に何十
呼，何百呼発生する）。

【０００５】これらの複数の項目のトラヒックデータ
は，各項目に応じてデータ量（データ長）も異なる。従
来はメモリ６１に格納するトラヒックデータは，項目に
応じてデータ量が，Ａワード，Ｂワード，Ｃワードと異
なるが，書き込む時に各項目に応じて異なる長さの書き
込みエリアを指示するには書き込み・読み出しの制御
（アドレスの発生等）の関係から，固定長で且つ収集す
べきデータ項目の中で最大のデータ長のデータを書き込
むことができるサイズ（ｍワードとする）のエリアが割
り当てられる。以下，このエリアを面という。

【０００６】このメモリ６１のトラヒックデータエリア
に交換機よりアクセスがあった場合（一定周期），イン
タフェース６２を通して読み出されトラヒックデータ収
集メモリ６３に書き込まれ，その内容は端末またはワー
クステーション等により編集されて，表示することによ
りリアルタイムのトラヒックをトレースすることができ
る。このメモリ６１のトラヒックデータが，トラヒック
データ収集メモリ６３に書き込まれた後，読み出される
前に次のデータにより上書きされるのを防ぐため，同じ
データ項目であっても１回の収集項目の収集が終了した
時点でトラヒックデータ収集メモリ６３の面を切り換え
それ以前のデータを編集表示する。

【０００７】従って，トラヒックデータ収集メモリ６３
にはデータの書き込み速度と読み出し速度の関係により
異なるが，多数の面を収容できる容量が用意される。こ
のメモリ６１の内容をトラヒックデータ収集メモリ６３
に格納する場合，メモリ６１に格納されたトラヒックデ
ータのデータサイズに対応して，トラヒックデータ収集
メモリ６３に書き込みが行われる。このため，トラヒッ
クデータ収集メモリ６３にも，実際にはＡワード，Ｂワ
ード，Ｃワードのデータが含まれているそれぞれｍワー
ドで構成する各面にデータが書き込まれる。なお，１回
の収集項目が収集し終わった時点で，メモリの面を切り
換えて，それ以前に収集したデータが編集表示される。

【０００８】

【発明が解決しようとする課題】上記したように，トラ
ヒックデータ収集メモリ６３には，データ項目の中で最
大のデータ長であるｍワードを単位とする多面構成であ
るため，各面には実際に格納されるデータ長，例えばＡ
ワード，Ｂワードを除いた空きが生じてトラヒックデー
タ収集メモリ６３のエリアが無駄に使用されるため，必
要なメモリ容量が増大するという問題があった。

【０００９】本発明はデータサイズ及び周期が異なる各
収集項目のトラヒックデータの収集を面切り換えを用い
ず，メモリに無駄なくデータを格納できて効率の良い利
用を実現できるトラヒック収集方式を提供することを目
的とする。

【００１０】

【課題を解決するための手段】図１は本発明の基本構成
図である。図１において，１は交換機，２〜４は交換機
の制御部を構成する装置であり，２は中央制御装置（Ｃ
Ｃ），３はトラヒックデータが各項目に応じて対応する
周期で書き込まれる記憶装置（ＭＭ），４は交換機の制
御部に接続する各種の周辺装置（外部記憶装置，入出力
装置等）に接続されたデータチャネル（ＤＣＨ）であ
る。

【００１１】５はトラヒックデータ収集装置であり，６
〜１０の各部で構成される。６は交換機にアクセスして
データを要求して必要なデータを受信する動作を行うイ
ンタフェース回路，７は交換機の記憶装置３から読み出
されるデータのアドレス判定回路，８は収集されたデー
タを収集データ格納メモリに格納したり，収集データ格
納メモリのデータを編集のために取り出す制御を行うデ
ータ収集制御回路，９は収集データ格納メモリ，１０は
外部のホスト（端末またはワークステーション）からの
要求により収集データ格納メモリ９のデータを読み出し
てホストに転送する制御を行う通信制御装置である。

【００１２】本発明はトラヒック収集装置の収集データ
格納メモリに，交換機からデータを取り出して格納する
時にデータの先頭アドレス及び終了アドレスを検出し
て，書込みの制御を行うと共に先頭データには開始フラ
グを設定して格納し，最終データには終了フラグを設定
して格納するものである。

【００１３】

【作用】交換機１の記憶装置３には収集項目に対応した
トラヒックデータが，決められた周期で固定アドレスへ
同一形式で書き込まれるものとする。交換機１の記憶装
置３のトラヒックデータはトラヒックデータ収集装置５
のインタフェース回路６を通してアドレス判定回路７へ
入力される。この時記憶装置３の格納領域が収集アドレ
スか否かの判定をアドレス判定回路７により行う。

【００１４】アドレス判定回路７は，記憶装置３への書
き込み時，トラヒックデータエリアである事を判定する
と共に，記憶装置３に実際に書き込まれる各データ項目
（データ長は項目に対応して固定であり，ｍ以下）の先
頭アドレス及び終了アドレスを比較する。ここで，前記
先頭アドレスと終了アドレスは，予め各データ項目に対
応してそれぞれ決まっており，アドレス判定回路７にお
いて，先頭アドレス及び，終了アドレスの判定手段をも
つことにより各トラヒックデータの書き込み開始から書
き込み終了までの期間を判定することができる。

【００１５】データ収集制御回路８は，アドレス判定回
路７に先頭アドレスが検出されると，収集データ格納メ
モリ９の該当アドレスに，先頭データとデータの開始を
表示するためのフラグである開始フラグビットを立てて
先頭データに付加して格納し，後続するデータも終了ア
ドレスを検出するまで同様に格納する。

【００１６】終了アドレスが検出されると終了フラグビ
ットを立てて終了データと共に収集データ格納メモリ９
に格納する。その後，次のデータの先頭アドレスが検出
されるまで，格納動作を停止し，次のデータの先頭アド
レスが検出されると，収集データ格納メモリ９に対して
前回の終了データを格納した位置の次のアドレスから上
記と同様に開始フラグビットと共にデータを書き込み，
以下同様に順次書き込みが行われる。

【００１７】収集データ格納メモリ９にはこうして各項
目のデータ（先頭データから終了データ）だけが順次格
納され，隣接するデータ項目はアドレス単位で区切ら
れ，先頭と終了位置は開始フラグと終了フラグにより区
別することができる。

【００１８】

【実施例】図２は図１に示す基本構成図のアドレス判定
回路の実施例構成図，図３は図１に示す基本構成図に示
すデータ収集制御回路と収集データ格納メモリの実施例
構成図，図４は本発明による交換機の記憶装置と収集デ
ータ格納メモリのデータ格納状態を示す図，図５は収集
データ格納メモリに格納されたデータ構成の説明図であ
る。

【００１９】図２のアドレス判定回路の実施例の構成に
おいて，アドレス判定回路７はトラヒックの１つの収集
データに対応して設けられ，収集データの個数がｎ個あ
る場合は，図２の回路がｎ個設けられる。

【００２０】図２の７０は当該トラヒックデータが記憶
装置３（図１）に書き込まれる先頭アドレスが設定され
た複数のフリップフロップ回路（ＦＦ）からなるレジス
タ，７１は当該トラヒックデータが記憶装置３に書き込
まれる終了アドレスが設定されたレジスタ，７２，７３
は比較回路（ＣＭＰで表示），７４は現在のメモリアド
レスが属するメモリ領域がこのアドレス判定回路に対し
て予め割当てられたエリアの範囲（先頭アドレスと終了
アドレスの範囲と一致する場合もあるが，その範囲以上
の場合もある）内か否かを判定する領域判定回路，７５
はフリップフロップ回路で構成するトラヒックデータ収
集中表示回路，７６は書き込み信号を発生するアンド回
路である。

【００２１】図２の動作を説明すると，図１に示す交換
機の記憶装置３にトラヒックデータが格納される時の書
き込みアドレスが，メモリアドレスとしてインタフェー
ス回路６を介して図２の比較回路７２，７３の入力端子
Ａ及び領域判定回路７４に供給される。一方，このアド
レス判定回路７が判定すべきトラヒックデータの，先頭
アドレスと終了アドレスがそれぞれレジスタ７０，７１
にそれぞれ設定されている。

【００２２】入力するメモリアドレスは記憶装置３にお
ける書き込み動作に応じて変化し，比較回路７２の入力
端子Ｂに供給された先頭アドレスと一致すると，先頭ア
ドレス検出信号が発生し，トラヒックデータ収集中表示
回路７５がセットされ出力端子Ｑから出力（“１”）が
発生する。この時領域判定回路７４で，入力するメモリ
アドレスが予め設定された領域に属すると一致出力
（“１”）が発生するので，アンド回路７６から書込み
信号（ＷＥ：ライトイネーブル）が発生し，後述する図
３の回路に供給される。

【００２３】この後，メモリアドレスに対応して記憶装
置３に書き込まれたデータが収集データ格納メモリに格
納され，メモリアドレスが変化して比較回路７３でレジ
スタ７１に設定された終了アドレスとの一致が検出され
ると，最終アドレス検出信号が発生すると共にトラヒッ
クデータ収集中表示回路７５がリセットされ，書込み信
号（ＷＥ）が“０”となる。

【００２４】なお，この図２の構成において，領域判定
回路７４は必ずしも設ける必要がなく，領域の判定をし
ない場合は，アンド回路７６は不要となる。次に図３に
示すデータ収集制御回路と収集データ格納メモリの実施
例構成図を説明すると，８０〜８２はオア回路，８３，
８４はフリップフロップ回路，８５はアドレス制御回
路，９は収集データ格納メモリである。収集データ格納
メモリには，記憶装置３に書き込まれたトラヒックデー
タまたはトラヒックデータとアドレス（トラヒックデー
タの項目または種別を確認するのに使用）が格納され
る。

【００２５】オア回路８０は上記図２に示す構成を備え
る複数（ｎ個とする）のアドレス判定回路７から発生す
る各トラヒックデータの先頭アドレス検出信号である先
頭アドレス検出１〜先頭アドレス検出ｎの論理和をとっ
て，その出力（“１”）をフリップフロップ回路８３の
セット端子に供給する。

【００２６】フリップフロップ回路８３はこれによりセ
ットされ，出力端子Ｑから“１”出力を発生して収集デ
ータ格納メモリ９に開始フラグ用のデータとして入力さ
れ，その時入力される記憶装置３に書き込まれたデータ
が収集データ格納メモリに書込まれる。フリップフロッ
プ回路８３は開始フラグの書込みが終了した時に発生す
る書込み終了信号によりリセットされる。

【００２７】オア回路８１も上記図２に示す構成を備え
る複数のアドレス判定回路７から発生する各トラヒック
データの終了アドレス検出信号である終了アドレス検出
１〜終了アドレス検出ｎの論理和をとって，その出力
（“１”）をフリップフロップ回路８４のセット端子に
供給する。フリップフロップ回路８４はこれによりセッ
トされ，出力端子Ｑから“１”出力を発生して収集デー
タ格納メモリ９に終了フラグ用のデータとして入力され
る。フリップフロップ回路８４は終了フラグの書込みが
終了した時に発生する書込み終了信号によりリセットさ
れる。

【００２８】オア回路８２も，上記図２に示す構成を備
える複数のアドレス判定回路７から発生する，各トラヒ
ックデータの書込み信号（ＷＥ）１〜書込み信号ｎの論
理和をとって収集データ格納メモリ９のＷＥ（ライトイ
ネーブル）端子に供給して，書込み動作を実行させる。

【００２９】アドレス制御回路８５は，書込みアドレス
発生回路（ＷＡＤＤＲで表示）８５０，読み出しアドレ
ス発生回路（ＲＡＤＤＲで表示）８５１，制御回路８５
２およびセレクタ８５３により構成され，収集データ格
納メモリ９への書込みアドレス及び読み出しアドレスを
供給する。制御回路８５２は，書込み信号または読み出
し信号の入力に応じて，セレクタ８５３を切り換えて，
ＷＡＤＤＲ８５０またはＲＡＤＤＲ８５１の出力を選択
して収集データ格納メモリ９のアドレス入力に供給す
る。ＷＡＤＤＲ８５０，ＲＡＤＤＲ８５１は書込み動作
または読み出し動作時にそれぞれ順次＋１ずつアドレス
をカウントアップしてメモリ容量に達すると０に戻るサ
イクリックな動作をし，アドレスのビット数は例えば３
２ビットが用いられる。

【００３０】次に上記図２及び図３の実施例の構成によ
る交換機の記憶装置と収集データ格納メモリのデータ格
納状態を図示により説明する。交換機１において記憶装
置（ＭＭ）３にトラヒックデータの各項目が面単位（１
面がｍワード）で，，で示すようにＡワード，Ｂ
ワード，Ｃワードと書込まれる。ここで，で示すＡワ
ードを書込む場合を例として説明すると，Ａワードの先
頭のワードを読み出すと，そのアドレスが先頭アドレス
として，図２の先頭アドレスの検出信号が発生すると共
に，書込み信号が発生し，図３のオア回路８０から開始
フラグのデータが発生すると共に，オア回路８２から書
込み信号が発生し，アドレス制御回路８５から書込みア
ドレスが発生して，記憶装置３に書き込まれた１ワード
のデータまたは１ワードのデータとアドレスが収集デー
タ格納メモリの１ワードとして開始フラグと共に収集デ
ータ格納メモリ９へ書込まれる。

【００３１】この後，後続する記憶装置から読み出した
トラヒックデータの各ワードまたは各ワードとアドレス
が収集データ格納メモリに格納され，図２の終了アドレ
スの検出信号が発生すると，終了フラグのデータが発生
して対応するトラヒックデータまたはトラヒックデータ
とアドレスが書込まれて，Ａワードのデータの書込みが
終了する。

【００３２】収集データ格納メモリに格納されたデータ
構成を図５に示す。図５にはＡワードのデータを書込む
例が示され，開始フラグは先頭のワードの１番目のビッ
トでを用いこれが“１”のとき開始フラグが立ったこと
を表す。また，２番目のビットは終了フラグに用いこれ
が“１”の場合終了フラグが立ったことを表す。これら
の２ビットの後に，アドレス（記憶装置３の読み出しア
ドレス）とトラヒックデータが格納される。なお，この
アドレスは収集したトラヒックデータの種別（項目）を
判別するのに使用する。このようにしてＡワードのデー
タ（及びアドレス）が開始フラグ，終了フラグと共に格
納さされる。

【００３３】図４に示すように，記憶装置３ので示す
Ａワードのデータを収集データ格納メモリ９に格納す
る。次に記憶装置３にのデータ（Ｃワード）が書き込
まれるとの先頭アドレス検出信号，書込み信号の発生
及び終了アドレス検出信号の発生に応じて，収集データ
格納メモリ９には，図４に示すように先に格納されたＡ
ワードに続くアドレスから順にＣワード（及びアドレ
ス）が図５と同様の構成で格納される。この後，上記
，のＡワード及びＣワードのデータと異なる周期で
発生するで示すＢワードについて記憶装置３に書き込
まれ，同様の動作により収集データ格納メモリ９の，Ｃ
ワードに後続する各アドレスに格納される。

【００３４】

【発明の効果】本発明によれば収集データを格納するメ
モリを従来のように多面構成にした場合に比べてデータ
サイズの異なるトラヒックデータを，それぞれ異なる間
隔（周期）で収集する場合に，柔軟に且つメモリ量の無
駄を無くして効率の良いトラヒックデータ収集システム
を実現することができる。

【図面の簡単な説明】

【図１】本発明の基本構成図である。

【図２】アドレス判定回路の実施例構成図である。

【図３】データ収集制御回路と収集データ格納メモリの
実施例構成図である。

【図４】交換機の記憶装置と収集データ格納メモリのデ
ータ格納状態を示す図である。

【図５】収集データ格納メモリに格納されたデータ構成
の説明図である。

【図６】従来例の説明図である。

【符号の説明】

１ 交換機 ２ 中央制御装置（ＣＣ） ３ 記憶装置（ＭＭ） ４ データチャネル（ＤＣＨ） ５ トラヒックデータ収集装置 ６ インタフェース回路 ７ アドレス判定回路 ８ データ収集制御回路 ９ 収集データ格納メモリ １０ 通信制御装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】 交換機のトラヒック収集制御方式におい
   て， 交換機の記憶装置に格納された複数のトラヒックデータ
   を読み出す時に，該読み出しアドレスを入力して予め設
   定された先頭アドレス，終了アドレスの各検出信号及び
   先頭アドレスの検出により書込み信号を発生するアドレ
   ス判定回路と， 各データに対応して発生する先頭アドレス検出信号，終
   了アドレス検出信号及び書込み信号を受け取って，収集
   データ格納メモリに対して書込み信号を発生すると共
   に，先頭アドレス検出時に開始フラグを先頭データと共
   に収集データ格納メモリに供給し，終了アドレス検出時
   に終了フラグを最終データと共に収集データ格納メモリ
   に供給するデータ収集制御回路を備え， 収集データ格納メモリは供給された複数のトラヒックデ
   ータを，順次連続したアドレスに格納することを特徴と
   するトラヒック収集制御方式。