JPH02294755A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH02294755A JPH02294755A JP11635289A JP11635289A JPH02294755A JP H02294755 A JPH02294755 A JP H02294755A JP 11635289 A JP11635289 A JP 11635289A JP 11635289 A JP11635289 A JP 11635289A JP H02294755 A JPH02294755 A JP H02294755A
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- 239000000872 buffer Substances 0.000 claims abstract description 87
- 230000006870 function Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野｝
本発明は、主記憶装置と、複数のチャネルに接続され該
チャネルからのデータ転送要求の１つを所定の優先順位
に従って選択しデータ転送を行なう入出力処理装置と、
入出力処理装置と主記憶装置の間にあってこれら両装置
の転送データを一時的に保持する入出力バッファ装置と
を有するデータ処理装置に関する。
チャネルからのデータ転送要求の１つを所定の優先順位
に従って選択しデータ転送を行なう入出力処理装置と、
入出力処理装置と主記憶装置の間にあってこれら両装置
の転送データを一時的に保持する入出力バッファ装置と
を有するデータ処理装置に関する。
［従来の技術］
従来、この種のデータ処理装置において、複数のチャネ
ルからの要求を選択する方法としては、チャネルへ表号
に応じて固定的に優先度を割付ける方法が一般的であっ
た． ［発明が解決しようとする課題］ 上述した従来の方法は、最高優先度を持つチャネルの要
求が何らかの理由（例えば、バッファが満杯または空、
他の装置と競合）により遅延を生じた場合には、他のチ
ャネルには遅延理由がなくとも全てのチャネルの処理が
待たされてしまうという欠点がある． 本発明の目的は、複数のチャネルの多重動作時に待ち時
間の少ないデータ転送を行なうデータ処理装置を提供す
ることである． （課題を解決するための手段］ 本発明のデータ処理装置は、 入出力バッファ装置は、 チャネル毎に設けられた一定領域の入力データバッファ
および出力データバッファと、主記憶装置の読出し／書
込みアドレスをチャネル毎に保持する、インクリメント
機能付きアドレスバッファと、 入力データバッファおよび出力データバッファの各チャ
ネル領域内の書込みアドレスを示す、＋１インクリメン
ト機能付きのプリフェッチデータポインタ・と、 入力データバッファおよび出力データバッファの各チャ
ネルの領域内の読出しアドレスを示す、＋１インクリメ
ント機能付きのリプライデータポインタと、 主記憶装置からのデータの読出し動作か、主記憶装置へ
のデータの書込み動作のいずれであるかを識別するフラ
グと、アドレスバッファの正負のインクリメント方向を
指示するフラグとをチャネル毎に有するコントロールス
タックと、主記憶装置からデータ読出し指示を受けると
、出力データバッファからデータを読出し入出力処理装
置へ出力するとともに主記憶装置からアドレスバッファ
の示すアドレスを先頭アドレスとして１ワード分読出し
出力データバッファに書込み、主記憶装置へのデータ書
込み指示を受けると、入出力処理装置からの書込みデー
タを入出力データバッファへ書込んだ後、主記憶装置へ
アドレスバッファの示すアドレスを先頭アドレスとして
、人力データバッファから読出した１ワード分のデータ
を書込む制御回路と、 各チャネル毎に設けられたデータ有無表示ビットと、 ブリフェッチデータポインタとリプライデータポインタ
を入力し、出力データバッファにデータが格納されてい
れば当該チャネルのデータ有無表示ビットをオンにする
データ有無判定回路とを含み、 入出力処理装置は、 チャネル毎の入出力ポートと、 出力データバッファからの読出しデータを保持し、当該
チャネルの入出力ポートに出力する出力データレジスタ
と、 入出力ポートから入力データバッファへの書込みデータ
を保持する入力データレジスタと、各入出力ポートから
の主記憶装置へのアクセス要求とデータ有無表示ビット
を入力し、アクセス要求があり、かつデータ有無表示ビ
ットがデータ有りを示しているチャネルのうちから所定
の優先順位にしたがって１つのチャネルを選択する優先
判定回路と、 優先判定回路で選択されたチャネルを選択するように、
人力データバッファ、出力データバッファ、プリフェッ
チデータポインタ、リプライデータポインタにチャネル
番号を送出し、アドレスバッファへデータ転送開始アド
レスを書込み、コントロールスタックのフラグをセット
し、制御回路にデータ書込み／読出し要求を出力する制
御回路を含んでいる。
ルからの要求を選択する方法としては、チャネルへ表号
に応じて固定的に優先度を割付ける方法が一般的であっ
た． ［発明が解決しようとする課題］ 上述した従来の方法は、最高優先度を持つチャネルの要
求が何らかの理由（例えば、バッファが満杯または空、
他の装置と競合）により遅延を生じた場合には、他のチ
ャネルには遅延理由がなくとも全てのチャネルの処理が
待たされてしまうという欠点がある． 本発明の目的は、複数のチャネルの多重動作時に待ち時
間の少ないデータ転送を行なうデータ処理装置を提供す
ることである． （課題を解決するための手段］ 本発明のデータ処理装置は、 入出力バッファ装置は、 チャネル毎に設けられた一定領域の入力データバッファ
および出力データバッファと、主記憶装置の読出し／書
込みアドレスをチャネル毎に保持する、インクリメント
機能付きアドレスバッファと、 入力データバッファおよび出力データバッファの各チャ
ネル領域内の書込みアドレスを示す、＋１インクリメン
ト機能付きのプリフェッチデータポインタ・と、 入力データバッファおよび出力データバッファの各チャ
ネルの領域内の読出しアドレスを示す、＋１インクリメ
ント機能付きのリプライデータポインタと、 主記憶装置からのデータの読出し動作か、主記憶装置へ
のデータの書込み動作のいずれであるかを識別するフラ
グと、アドレスバッファの正負のインクリメント方向を
指示するフラグとをチャネル毎に有するコントロールス
タックと、主記憶装置からデータ読出し指示を受けると
、出力データバッファからデータを読出し入出力処理装
置へ出力するとともに主記憶装置からアドレスバッファ
の示すアドレスを先頭アドレスとして１ワード分読出し
出力データバッファに書込み、主記憶装置へのデータ書
込み指示を受けると、入出力処理装置からの書込みデー
タを入出力データバッファへ書込んだ後、主記憶装置へ
アドレスバッファの示すアドレスを先頭アドレスとして
、人力データバッファから読出した１ワード分のデータ
を書込む制御回路と、 各チャネル毎に設けられたデータ有無表示ビットと、 ブリフェッチデータポインタとリプライデータポインタ
を入力し、出力データバッファにデータが格納されてい
れば当該チャネルのデータ有無表示ビットをオンにする
データ有無判定回路とを含み、 入出力処理装置は、 チャネル毎の入出力ポートと、 出力データバッファからの読出しデータを保持し、当該
チャネルの入出力ポートに出力する出力データレジスタ
と、 入出力ポートから入力データバッファへの書込みデータ
を保持する入力データレジスタと、各入出力ポートから
の主記憶装置へのアクセス要求とデータ有無表示ビット
を入力し、アクセス要求があり、かつデータ有無表示ビ
ットがデータ有りを示しているチャネルのうちから所定
の優先順位にしたがって１つのチャネルを選択する優先
判定回路と、 優先判定回路で選択されたチャネルを選択するように、
人力データバッファ、出力データバッファ、プリフェッ
チデータポインタ、リプライデータポインタにチャネル
番号を送出し、アドレスバッファへデータ転送開始アド
レスを書込み、コントロールスタックのフラグをセット
し、制御回路にデータ書込み／読出し要求を出力する制
御回路を含んでいる。
〔作 用｝
入出力データバッファ内のデータ有無をチャネル間の優
先判定の情報として入力し、データ転送の優先順位を決
定するので、複数チャネルの多重動作時に待ち時間の少
ないデータ転送が可能になる。
先判定の情報として入力し、データ転送の優先順位を決
定するので、複数チャネルの多重動作時に待ち時間の少
ないデータ転送が可能になる。
〔実 施 例Ｊ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例であるデータ処理装置のブロ
ック図である． このデータ処理装置は、主記憶装置１と、８台のチャネ
ル（図示せず）に接続され、これらチャネルからのデー
タ転送要求の１つを所定の優先順位に従って選択し主記
憶装置ｌとチャネルの間でデータ転送を行なう入出力処
理装置３と、主記憶装置ｌと入出力処理装置３の間にあ
って転送データを入力データバッファ２１または出力デ
ータバッファ２２に一時的に格納する入出力バッファ装
置２とから構成されている． 入出力バッファ装置２は、入力データバッファ２ｌと、
出力データバッファ２２と、リプライデータポインタ２
３と、プリフェッチデータポインタ２４と、コントロー
ルスタック２５と、制御回路２６と、データ有無判定回
路２７と、データ有無表示ビット群２８とから構成され
ている。入出力処理装置３は、アンドゲート群３ｌと、
制御？路３２と、入カデータレジスタ３３と，出力デー
タレジスタ３４と、入出力ポート３５ｏ，３５。．・・
・，３５７とから構成されている。
ック図である． このデータ処理装置は、主記憶装置１と、８台のチャネ
ル（図示せず）に接続され、これらチャネルからのデー
タ転送要求の１つを所定の優先順位に従って選択し主記
憶装置ｌとチャネルの間でデータ転送を行なう入出力処
理装置３と、主記憶装置ｌと入出力処理装置３の間にあ
って転送データを入力データバッファ２１または出力デ
ータバッファ２２に一時的に格納する入出力バッファ装
置２とから構成されている． 入出力バッファ装置２は、入力データバッファ２ｌと、
出力データバッファ２２と、リプライデータポインタ２
３と、プリフェッチデータポインタ２４と、コントロー
ルスタック２５と、制御回路２６と、データ有無判定回
路２７と、データ有無表示ビット群２８とから構成され
ている。入出力処理装置３は、アンドゲート群３ｌと、
制御？路３２と、入カデータレジスタ３３と，出力デー
タレジスタ３４と、入出力ポート３５ｏ，３５。．・・
・，３５７とから構成されている。
人力データバッファ２１は入出力処理装置３から主記憶
装置１への書込みデータを保持するバッファ、出力デー
タバッファ２２は主記憶装置１から入出力処理装置３へ
の読出しデータを保持するバッファで、いずれも、８バ
イト×４ワードの領域が１チャネルに対し割当てられ、
それが８チャネル分存在し、いずれのチャネルに対応す
る領域を使用するかを選択するため、チャネル番号２６
ｂが使用される。アドレスバッファ２９は主記憶装置ｌ
のアドレスを保持し、＋８インクリメントまたは−８デ
クリメントされる．コントロールスタック２５はアウト
２５１とプラス２５■の各１ビットからなり、アウト２
５，＝”ｌ”のとき主記憶装置１からのデータの読出し
動作、アウト２５，＝“０”のとき主記憶装置１への書
込み動作、プラス２５２＝”１”のときアドレスバッフ
ァ２９のアドレスを＋８し、プラス２５２＝“０“のと
きアドレスバッファ２９のアドレスを−８することを示
す．プリフェッチデータポインタ２４は２ビットでチャ
ネル毎に存在し、バッファ２１．２２の１チャンネル内
でどのワードへ書込みかを示しており、書込みが行なわ
れる毎に＋１される．リプライデータポインタ２３は２
ビットでチャネル毎に存在し、バッファ２１．２２の１
チャネル内でどのワードからの読出しかを示しており、
読出しが行なわれる毎に＋１される。データ有無表示ビ
ット群２８はチャネル毎に１ビット、合計８ビットから
なる．データ有無判定回路２７はアウト２５，が“１″
のとき、すなわち生記憶装置ｌからのデータ読出し動作
のとき、（ブリフェッチデータポインタ２４−リプライ
データポインタ２３）を計算し、零でなければデータ有
無表示ビット群２８の当該チャネル対応のビットを“１
”にする。制御回路２６は入出力処理装置３から指示に
よりブリフェッチデータポインタ２４とリプライデータ
ポインタ２３をともに“ＯＯ”とし、また主記憶装置１
へのアクセス要求２６ａによりアドレスバッファ２９か
ら読出したア１ばレスを主記憶装置１に送出し、主記憶
装置ｌからのデータの読出し／主記憶装置１へのデータ
の書込みを行なう。
装置１への書込みデータを保持するバッファ、出力デー
タバッファ２２は主記憶装置１から入出力処理装置３へ
の読出しデータを保持するバッファで、いずれも、８バ
イト×４ワードの領域が１チャネルに対し割当てられ、
それが８チャネル分存在し、いずれのチャネルに対応す
る領域を使用するかを選択するため、チャネル番号２６
ｂが使用される。アドレスバッファ２９は主記憶装置ｌ
のアドレスを保持し、＋８インクリメントまたは−８デ
クリメントされる．コントロールスタック２５はアウト
２５１とプラス２５■の各１ビットからなり、アウト２
５，＝”ｌ”のとき主記憶装置１からのデータの読出し
動作、アウト２５，＝“０”のとき主記憶装置１への書
込み動作、プラス２５２＝”１”のときアドレスバッフ
ァ２９のアドレスを＋８し、プラス２５２＝“０“のと
きアドレスバッファ２９のアドレスを−８することを示
す．プリフェッチデータポインタ２４は２ビットでチャ
ネル毎に存在し、バッファ２１．２２の１チャンネル内
でどのワードへ書込みかを示しており、書込みが行なわ
れる毎に＋１される．リプライデータポインタ２３は２
ビットでチャネル毎に存在し、バッファ２１．２２の１
チャネル内でどのワードからの読出しかを示しており、
読出しが行なわれる毎に＋１される。データ有無表示ビ
ット群２８はチャネル毎に１ビット、合計８ビットから
なる．データ有無判定回路２７はアウト２５，が“１″
のとき、すなわち生記憶装置ｌからのデータ読出し動作
のとき、（ブリフェッチデータポインタ２４−リプライ
データポインタ２３）を計算し、零でなければデータ有
無表示ビット群２８の当該チャネル対応のビットを“１
”にする。制御回路２６は入出力処理装置３から指示に
よりブリフェッチデータポインタ２４とリプライデータ
ポインタ２３をともに“ＯＯ”とし、また主記憶装置１
へのアクセス要求２６ａによりアドレスバッファ２９か
ら読出したア１ばレスを主記憶装置１に送出し、主記憶
装置ｌからのデータの読出し／主記憶装置１へのデータ
の書込みを行なう。
次に、入出力処理装置３の内部を説明する。
入出力ポート３５．．３５．，＝−・．３５，は各チャ
ネルに対応し、内部には８バイト×４ワードのデータバ
ッファを有している。入力データレジスタ３３は入出力
ボー１−３５，−３５７から入力データバッファ２１へ
のデータを保持する。出力データレジスタ３４は出力デ
ータバッファ２２から入出力ポート３５。〜３５７への
データを保持する．アンドゲート群３１は入出力ポート
３５。〜３５フからのデータ転送要求３７とデータ有無
表示ビット群２８の論理積をチャネル毎にとる．優先判
定回路３６はアンドゲート群３１の出力が“ｌ“のチャ
ネルを所定の優先度に従って選択する。制御回路３２は
優先判定回路３６で選択されたチャネルのチャネル番号
２６ｂ？データ転送要求２６ａを入出力バッファ装置２
へ出力する． 次に、本実施例の動作を説明する． 出力データ転送でアドレスは順方向（プラス方向に連続
）とする．先ず、入出力処理装置３の制御回路３２は主
記憶装置１中のデータアドレスを求め（これは、予め主
記憶装置ｌ中のチャネルプログラムと呼ばれる制御構造
体に格納されている）、信号線４１を介してアドレスバ
ッファ２９ヘデータ転送開始アドレスを書込み、コント
ロールスタック２５へはデータ転送の制御情報（今の場
合、アウト２５．二”１“、プラス２５■＝“１“）を
信号線４２を介して書込むとともにポインタ２３．２４
をＯにクリアする．これらの動作は、データ転送を起動
する際に必ず行なわれ、制御回路２６はデータ読出しを
主記憶装置１に対して要求する．この時アドレスはアド
レスバッファ２９の内容が読出されて用いられる．読出
されたデータは出力データバッファ２２へ格納され、さ
らにポインタ２４は＋１されて書戻されその結果、デー
タ有無判定回路２７は出力データバッファ２２にデータ
が格納されたことを認識し、データ有無記憶ビット群２
８の対応するビットを′ビとする。出力データバッファ
２２の中のデータが格納されていないチャネルに関して
は該当ビットが”０”のままである．今、チャネル０に
対応するデータが未だ出力データバッファ２２に存在せ
ず、データ有無表示ビット群２８の対応ビットが″０“
、チャネルｌのデータが出力データバッファ２２に格納
されており、データ有無表示ビット群２８の対応ビット
が゛１”となっている場合について説明する． チャネルＯとチャネル１からのデータ転送要求が入出力
ポートの３５．と３５１とから同時に出力された場合、
本発明によらない場合は常に、チャネルＯが優先されて
処理されるが、その場合、必要となるデータが未だ出力
データバッファ２２に存在しないため、主記憶装置１か
らデータが届くまでの間、チャネルＯと１が共に待たさ
れることになる．しかし、本発明に依ればデータ有無記
憶ビット群２８からの出力と入出力ポート３５。〜３５
？からのデータ転送要求がアンドゲート群３ｌでアンド
され、今の場合であれば５チャネルＯの要求は抑えられ
、チャネル１からの要求のみが通過し優先判定回路３６
へ入力される。優先判定回路３６はチャネル１からの要
求を最優先と判断し、そのチャネル番号“１”とデータ
転送要求を制御回路３２へ通知する。制御回路３２はそ
の要求とチャネル番号“１“を出力データバッファ２２
へ送出し、出力データバッファ２２から必要なデータを
読出し、出力データレジスタ３４を介して入出力ポート
３５１ヘデータを返すことでデータ転送の１サイクルは
完了する．このとき、リプライデータポインタ２３がプ
ラス１されて書き戻される．その結果チャネル１のデー
タが出力データバッファ２２に空ができれば次のデータ
の読出しを制御回路２６が指示し、データの補充が行な
われる． 以上、出力データ転送の場合について説明したが、入力
データ転送の場合には、入力データバッファ２１に空が
有る間データ有無表示ビット群２８の該当ビットが“ｌ
″にセットされ、データが入出力ポート３５。〜３５フ
から入カデータレジスタ３３、入カバッファ２ｌを経由
して主記憶装置Ｉへ書込まれる． 〔発明の効果〕 以上説明したように本発明は、入出力データバッファ内
のデータ有無をチャネル間の優先判定の情報として入力
することにより、複数のチャネルの多重動作時に待ち時
間の少ないデータ転送を可能とし、効率の良いデータ転
送を行なえるという効果がある．
ネルに対応し、内部には８バイト×４ワードのデータバ
ッファを有している。入力データレジスタ３３は入出力
ボー１−３５，−３５７から入力データバッファ２１へ
のデータを保持する。出力データレジスタ３４は出力デ
ータバッファ２２から入出力ポート３５。〜３５７への
データを保持する．アンドゲート群３１は入出力ポート
３５。〜３５フからのデータ転送要求３７とデータ有無
表示ビット群２８の論理積をチャネル毎にとる．優先判
定回路３６はアンドゲート群３１の出力が“ｌ“のチャ
ネルを所定の優先度に従って選択する。制御回路３２は
優先判定回路３６で選択されたチャネルのチャネル番号
２６ｂ？データ転送要求２６ａを入出力バッファ装置２
へ出力する． 次に、本実施例の動作を説明する． 出力データ転送でアドレスは順方向（プラス方向に連続
）とする．先ず、入出力処理装置３の制御回路３２は主
記憶装置１中のデータアドレスを求め（これは、予め主
記憶装置ｌ中のチャネルプログラムと呼ばれる制御構造
体に格納されている）、信号線４１を介してアドレスバ
ッファ２９ヘデータ転送開始アドレスを書込み、コント
ロールスタック２５へはデータ転送の制御情報（今の場
合、アウト２５．二”１“、プラス２５■＝“１“）を
信号線４２を介して書込むとともにポインタ２３．２４
をＯにクリアする．これらの動作は、データ転送を起動
する際に必ず行なわれ、制御回路２６はデータ読出しを
主記憶装置１に対して要求する．この時アドレスはアド
レスバッファ２９の内容が読出されて用いられる．読出
されたデータは出力データバッファ２２へ格納され、さ
らにポインタ２４は＋１されて書戻されその結果、デー
タ有無判定回路２７は出力データバッファ２２にデータ
が格納されたことを認識し、データ有無記憶ビット群２
８の対応するビットを′ビとする。出力データバッファ
２２の中のデータが格納されていないチャネルに関して
は該当ビットが”０”のままである．今、チャネル０に
対応するデータが未だ出力データバッファ２２に存在せ
ず、データ有無表示ビット群２８の対応ビットが″０“
、チャネルｌのデータが出力データバッファ２２に格納
されており、データ有無表示ビット群２８の対応ビット
が゛１”となっている場合について説明する． チャネルＯとチャネル１からのデータ転送要求が入出力
ポートの３５．と３５１とから同時に出力された場合、
本発明によらない場合は常に、チャネルＯが優先されて
処理されるが、その場合、必要となるデータが未だ出力
データバッファ２２に存在しないため、主記憶装置１か
らデータが届くまでの間、チャネルＯと１が共に待たさ
れることになる．しかし、本発明に依ればデータ有無記
憶ビット群２８からの出力と入出力ポート３５。〜３５
？からのデータ転送要求がアンドゲート群３ｌでアンド
され、今の場合であれば５チャネルＯの要求は抑えられ
、チャネル１からの要求のみが通過し優先判定回路３６
へ入力される。優先判定回路３６はチャネル１からの要
求を最優先と判断し、そのチャネル番号“１”とデータ
転送要求を制御回路３２へ通知する。制御回路３２はそ
の要求とチャネル番号“１“を出力データバッファ２２
へ送出し、出力データバッファ２２から必要なデータを
読出し、出力データレジスタ３４を介して入出力ポート
３５１ヘデータを返すことでデータ転送の１サイクルは
完了する．このとき、リプライデータポインタ２３がプ
ラス１されて書き戻される．その結果チャネル１のデー
タが出力データバッファ２２に空ができれば次のデータ
の読出しを制御回路２６が指示し、データの補充が行な
われる． 以上、出力データ転送の場合について説明したが、入力
データ転送の場合には、入力データバッファ２１に空が
有る間データ有無表示ビット群２８の該当ビットが“ｌ
″にセットされ、データが入出力ポート３５。〜３５フ
から入カデータレジスタ３３、入カバッファ２ｌを経由
して主記憶装置Ｉへ書込まれる． 〔発明の効果〕 以上説明したように本発明は、入出力データバッファ内
のデータ有無をチャネル間の優先判定の情報として入力
することにより、複数のチャネルの多重動作時に待ち時
間の少ないデータ転送を可能とし、効率の良いデータ転
送を行なえるという効果がある．
第１図は本発明の一実施例を示すデータ処理装置のブロ
ック図である。 ■・・・主記憶装置、 ２・・・入出力バッファ装置、 ３・・・入出力処理装置、 ２ｌ・・・入力データバッファ、 ２２・・・出力データバッファ、 ２ ３ ・ ２ ４ ・ ２ ５ ・ ２ ６ ・ ２６ａ ２６ｂ ２ ７ ・ ２８ ・ ２ ９ ・ ３ １ ・ ３２ ・ ３ ３ ・ ３４ ・ ３５。 ３６ ・ ３７ ・ ４ １ ， ・・リプライデータポインタ、 ・・ブリフェッチデータポインタ、 ・・コントロールスタック、 ・・村御回路、 ・・・データ転送要求、 ・・・チャネル番号、 ・・データ有無判定回路、 ・・データ有無表示ビット群、 ・・アドレスバッファ、 ・・アンドゲート群、 ・・制御回路、 ・・入力データレジスタ、 ・・出力データレジスタ、 〜３５１ ・・・入出力ポート、 ・・優先判定回路、 ・・データ転送要求、 ４２・・・信号線．
ック図である。 ■・・・主記憶装置、 ２・・・入出力バッファ装置、 ３・・・入出力処理装置、 ２ｌ・・・入力データバッファ、 ２２・・・出力データバッファ、 ２ ３ ・ ２ ４ ・ ２ ５ ・ ２ ６ ・ ２６ａ ２６ｂ ２ ７ ・ ２８ ・ ２ ９ ・ ３ １ ・ ３２ ・ ３ ３ ・ ３４ ・ ３５。 ３６ ・ ３７ ・ ４ １ ， ・・リプライデータポインタ、 ・・ブリフェッチデータポインタ、 ・・コントロールスタック、 ・・村御回路、 ・・・データ転送要求、 ・・・チャネル番号、 ・・データ有無判定回路、 ・・データ有無表示ビット群、 ・・アドレスバッファ、 ・・アンドゲート群、 ・・制御回路、 ・・入力データレジスタ、 ・・出力データレジスタ、 〜３５１ ・・・入出力ポート、 ・・優先判定回路、 ・・データ転送要求、 ４２・・・信号線．
Claims (1)
- 【特許請求の範囲】 １、主記憶装置と、複数のチャネルに接続され該チャネ
ルからのデータ転送の要求の１つを所定の優先順位に従
って選択しデータ転送を行なう入出力処理装置と、前記
入出力処理装置と前記主記憶装置の間にあってこれら両
装置の転送データを一時的に保持する入出力バッファ装
置とを有するデータ処理装置であって、 前記入出力バッファ装置は、 チャネル毎に設けられた一定領域の入力データバッファ
および出力データバッファと、 主記憶装置の読出し／書込みアドレスをチャネル毎に保
持する、インクリメント機能付きアドレスバッファと、 入力データバッファおよび出力データバッファの各チャ
ネル領域内の書込みアドレスを示す、＋１インクリメン
ト機能付きのプリフェッチデータポインタと、 入力データバッファおよび出力データバッファの各チャ
ネルの領域内の読出しアドレスを示す、＋１インクリメ
ント機能付きのリプライデータポインタと、 主記憶装置からのデータの読出し動作か、主記憶装置へ
のデータの書込み動作のいずれであるかを識別するフラ
グと、アドレスバッファの正負のインクリメント方向を
指示するフラグとをチャネル毎に有するコントロールス
タックと、 主記憶装置からデータ読出し指示を受けると、出力デー
タバッファからデータを読出し入出力処理装置へ出力す
るとともに主記憶装置からアドレスバッファの示すアド
レスを先頭アドレスとして１ワード分読出し出力データ
バッファに書込み、主記憶装置へのデータ書込み指示を
受けると、入出力処理装置からの書込みデータを入出力
データバッファへ書込んだ後、主記憶装置へアドレスバ
ッファの示すアドレスを先頭アドレスとして、入力デー
タバッファから読出した１ワード分のデータを書込む制
御回路と、 各チャネル毎に設けられたデータ有無表示ビットと、 プリフェッチデータポインタとリプライデータポインタ
を入力し、出力データバッファにデータが格納されてい
れば当該チャネルのデータ有無表示ビットをオンにする
データ有無判定回路とを含み、 前記入出力処理装置は、 チャネル毎の入出力ポートと、 出力データバッファからの読出しデータを保持し、当該
チャネルの入出力ポートに出力する出力データレジスタ
と、 入出力ポートから入力データバッファへの書込みデータ
を保持する入力データレジスタと、各入出力ポートから
の主記憶装置へのアクセス要求とデータ有無表示ビット
を入力し、アクセス要求があり、かつデータ有無表示ビ
ットがデータ有りを示しているチャネルのうちから所定
の優先順位にしたがって１つのチャネルを選択する優先
判定回路と、 優先判定回路で選択されたチャネルを選択するように、
入力データバッファ、出力データバッファ、プリフェッ
チデータポインタ、リプライデータポインタにチャネル
番号を送出し、アドレスバッファへデータ転送開始アド
レスを書込み、コントロールスタックのフラグをセット
し、制御回路にデータ書込み／読出し要求を出力する制
御回路を含むデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11635289A JPH0833869B2 (ja) | 1989-05-09 | 1989-05-09 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11635289A JPH0833869B2 (ja) | 1989-05-09 | 1989-05-09 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02294755A true JPH02294755A (ja) | 1990-12-05 |
| JPH0833869B2 JPH0833869B2 (ja) | 1996-03-29 |
Family
ID=14684830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11635289A Expired - Fee Related JPH0833869B2 (ja) | 1989-05-09 | 1989-05-09 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833869B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04142643A (ja) * | 1990-10-03 | 1992-05-15 | Nec Ibaraki Ltd | 入出力制御装置 |
| US5640599A (en) * | 1991-12-30 | 1997-06-17 | Apple Computer, Inc. | Interconnect system initiating data transfer over launch bus at source's clock speed and transfering data over data path at receiver's clock speed |
| US5694545A (en) * | 1991-12-30 | 1997-12-02 | Apple Computer, Inc. | System for providing control of data transmission by destination node using stream values transmitted from plural source nodes |
-
1989
- 1989-05-09 JP JP11635289A patent/JPH0833869B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04142643A (ja) * | 1990-10-03 | 1992-05-15 | Nec Ibaraki Ltd | 入出力制御装置 |
| US5640599A (en) * | 1991-12-30 | 1997-06-17 | Apple Computer, Inc. | Interconnect system initiating data transfer over launch bus at source's clock speed and transfering data over data path at receiver's clock speed |
| US5694545A (en) * | 1991-12-30 | 1997-12-02 | Apple Computer, Inc. | System for providing control of data transmission by destination node using stream values transmitted from plural source nodes |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0833869B2 (ja) | 1996-03-29 |
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