JPS59203291A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、キャッシュメモリを有するデータ処理装置に
係り、特に、キャッシュメモリがミスした場合に好適な
メモリアクセス処理方式を持つデータ処理装置に関する
。

〔発明の背景〕

Ａｍキャッシュメモリは、データ処理ｉｔ内。

アクセス要求元が１回のアクセス要求で要求するデータ
長よシも大きな、あるブロック単位で主メモリアクセス
し、該ブロックに含まれるメモリデ−タは、奴回に分け
て主メモリよりキャッシュメモリに転送し、さらにキャ
ッシュメモリは転送された該ブロックのデータを記憶す
ると共に、要求されたデータ部分のみアクセス要求元へ
転送する。

この処理内容を第１図を参照して説明する。

第１図においては、１００１は主メモリ、１００２はキ
ャッシュメモリ、１００３はアクセス要求元である。キ
ャッシュメモリからメモリへのアクセス単位はブロック
１００４（図中２重枠部分）と呼び、メモリとキャッシ
ュメモリ、及びキャッシュメモリとアクセス要求元との
転送単位の４倍のデータ長を仮定する。

アクセス要求元１００３がメモリ上の１００５のデータ
（以下データ■と呼ぶ）を要求した場合を考える。この
場合ゲータ■が含まれるブロック１００４のデータがす
べてキャッシュメモリ１００２に■、■、■、■と順番
に転送される。

キャッシュメモリはデータ■を受取ると、当該場所に格
納すると同時に、アクセス要求元へデータ■を転送する
。この後、すぐにアクセス要求元が１００６のデータ（
以下データ■と呼ぶ）を要求した場合、この時点では、
キャッシュメモリにデータ■は格納されておらず、との
要求をキャッシュメモリが処理しようとすると、キャッ
シュミスとなる。その給米、キャッシュメモリは主メモ
リ１００１へ再びブロック１００４のアクセスを行うこ
ととなる。その給米その前のデータ■をアクセスしたと
き、引続きデータ（）、■、■が順次転送されてくるに
もかかわらず、主メモリへ同一アクセスを行う無、駄が
発生する。これを避けるため従来技術では、ブロック１
００４のデータがすべてキャッシュメモリ１００２に格
納されるまで次のアクセス要求を受付けない方式をとっ
ている。しかし、この方式の欠点は、キャッシュミスに
より主メモリからデータ？取出して、要求元へ転送した
後、直ちに、要求元が次のアクセスを行うとき、必ず前
回の主メモリからのデータがキャッシュメモリに転送終
了するまで待たされてしまい、性能低下となる。

〔発明の目的〕

本発明の目的は、キャシュメモリへのアクセス要求に対
する処理を高速化したデータ処理装置を提供するにある
。

〔発明の概要〕

本発明は、先ず第１に、キャッシュメモリと主メモリと
の間でのデータ転送中もアクセス要求元からのキャッシ
ュメモリへのアクセス要求を受付け、次に、主メモリと
キャッシュメモリとのブロックデータ転送中に、その転
送中ブロックのデータをアクセス要求元が必要とした場
合、転送中のため、キャッシュミスを起こすが、これで
もって、直ちに主メモリへアクセスすることなく、いっ
たんアクセス待ちバッファへ格納し、ブロック転送が終
了した後、再度キャッシュアクセスを行わしめるのであ
る。

これを実現するために、本発明では、アクセス要求元か
ら要求されたデータがキャッシュメモリに存在しない場
合のメモリアクセス要求を記憶しておく複数のメモリア
クセス待バッファを設け、メモリアクセス要求に対応す
る王メモリからの読み出しデータがすべてキャッシュメ
モリに格納された時点で、該メモリアクセス要求をアク
セス待バッファから取り出・すように該アクセス待ノく
ツファを制御するのである。

〔発明の実施例〕

本発明の一実施例を説明する前に、まず、第２図を参照
して本発明が適用されるデータ処理装置の全体ブロック
図を説明する。１は主メモリ、２はキャッシュメモリを
含むキャッシュユニット、３はアクセス要求元で１１７
＋１えばプロセッサ、４はキャッシュユニット２から主
メモリ１へのアドレス信号縁、５は主メモリ１からキャ
ッシュメモリ２への読出しデータ線、６はアクセス要求
元３からキャシュユニット２へのアドレス４に傍線、７
はキャッシュメモリユニット２からアクセス要求元３へ
のデータ線である。

なお、本図ではアクセス要求元３は１つしか存在しない
場合を示しているが、アクセス要求元が複数存在する場
合も、本発明は同様に適用できる。

しかし、以下の説明においては簡単のため、アクセス要
求元が１つの場合について説明する。

第３図は本発明の中心となるキャッシュユニット２の一
実施例ブロック図である。

３０はアクセス要求元３からのアドレス信号を受付ける
アドレス受付レジスタ（ＡＲ，）３１はアクセス待バッ
ファ、３４はキャッシュメモリ、４２はキャッシュメモ
リ３４のアドレス入力信号、４３は７）”レス受付レジ
スフ３０に受付けられたアドレスのデータがキャッシュ
メモリ３４内に存在するか否かを示すヒツト信号線、３
３はキャッシュメモリ３４に対するキャッシュメモリア
ドレス信号４２、及びヒツト信号４３を生成するディレ
クトリ、３２はディレクトリへのアドレス信号４１のセ
レクタ、４０はアドレス受付レジスタ３０の出力信号、
３５はアクセス待／（ツファ３１の制御を行なう動節回
路Ａ、３６はアクセス待・くソファ中のアクセス要求を
処理するだめの制御回路Ｂ１４４はアクセス待バッファ
３１の読出しポインタＲＰ、４５はアクセス待バッファ
３１の書込みポインタＷＰ、４６はアクセス待）くツフ
ァに格納すべきリサイクルフラグ入力’ｆ２＋号、４７
はアクセス待バツフア３１中のＲ，Ｐ４４で示されるア
クセス要求に対応するリサイクル７−７グ出力、４はア
クセス待バツフア３１中のＲＰ４４で示きれるアクセス
要求に対応するメモリアドレス出力信号を出力するアド
レス信号線である。

第３図の詳細な動作説明の前にアクセス待ノくソファ３
１内のデータフォーマットについて説明しておく。第４
図がアクセス待バツフア３１内の１つのアクセス要求に
対応するデータフォーマットを示したものであシ、少な
くとも５０で示すアクセス要求に対応するメモリアドレ
ス、５１で示すリサイクルフラグを含んでいる。本笑施
列では、メモリアドレス５０とリサイクルフラグ５１の
みしか含まれていないが、その他アクセスの独別を示す
信号等を含ませる実施例も考えられる。

以下では、アクセス要求元３からのアクセスを受付ける
手順、アクセス待バツフア内のアクセス要求を処理する
手順について順に第５図、第６図を用いて説明する。

まず、第３図と第５図を用いて、アクセス要求元３から
のアクセス要求の受付手順について説明する。

６１では、メモリアドレス受付レジスタ３０に新たなメ
モリアクセス要求に対応する主メモリアドレスがセット
されたかどうかを判定する。新たなメモリアドレスがセ
ットされていない場合は、６１の判定を繰返す。新たな
メモリアドレスがセットされている場合は、６２にて該
メモリアドレスのデータがキャッシュメモリ３４に存在
するか否か（存在する場合はヒツト、存在しない場合は
ミスと呼ぶ）を判定する。この判定のためには、３２の
セレクタの出力であるディレクトリアドレス４１として
、ＡＲ３０の出力信号４０をセレクトシ、ディレクトリ
３３の出力信号４３を制御回路Ａ３５にて判定すること
によシ行なう。キャツシュヒツト時は、ディレクトリ３
３の出力であるキャッシュアドレス４２でさされる。キ
ャッシュメモリ３４内のデータをデータ線７に出力し、
アクセス要求元３へ転送し、６１へ戻る。キャッシュミ
ス時は、制御回路ＡにてｒＬＰ４４．ＷＰ４５を比較す
ることによ、９、ＲＰ４４とＷＰ４５が等しいか否か、
すなわち、アクセス待バッファ３１が空かどうかを６４
にて判定する。アクセス待バッファ３１が空の場合はリ
サイクルフラグ４６を０とし、一方、アクセス待バッフ
ァ３１が空でない場合はリサイクルフラグ４６を１とし
て、メモリアドレス４０と共にアクセス待バツフア３１
内のＷＰ４５の示すエリアにＬ１込むと同時に、ＷＰ４
５を＋１する。

以上が各々６６．６５の処理である。

次に、アクセス待バツフア３１内のアクセス要求を処理
する手順について第３図と第６図を用いて説明する。

７０にて、アクセス待バッファが便かどうかを判定し、
空の場合は７０の判定を繰返す。この判定は？ｉｌｌ］
御回＋１！’、ＳＢにて、ＲＰ４４．ＷＰ４５を比較す
ることによシ前述した通シの論理によシ実現できる。ア
クセス待バッファ３１が空でない場合は、７１にて現在
処理中のアクセス要求内のりサイクルフラグが１かどう
７５叫Ｕ定し、０の場合はアクセス要求に対応するメモ
リアドレスをメモリアドレス信号線４に出力することに
より主メモリアクセスを行なう。７１におけるサイクル
フラグの判定はアクセス待バツフア３１内のＲ，Ｐ４４
で示されるアクセス要求中のリサイクルフラグ出力４７
を制御回路Ｂ３６にて判定することにより行なう。

７１においてリサイクルフラグが１の場合は、アクセス
待バツフア３１内のＲＰ４４で示されるアクセス要求中
のメモリアドレス信号４をセレクタ３２を介してディレ
クトリ３３に入力することにより、７２．７３で示すキ
ャツシュヒツトの判定をディレクトリ３３の出力である
ヒツト綴４３を参照することによシ制御回路Ａにて行な
う。

キャツシュヒツト時は、７４にて示すように、ディレク
トリ３３の出力であるキャッシュアドレス４２にて示さ
れるキャッシュメモリ３４のデータ出カフをアクセス要
求元に転送し、７６にてＲＰ４４を＋１、すなわちアク
セス待バッファよシ処理中のアクセス要求を取外し、７
０へ戻る。

一方、キャッシュミス時は、７５にて示すようにアクセ
ス待バッファ３１０Ｒ，１”４４で示されるアクセス要
求中のメモリアドレス出力４を主メモリｌに出力するこ
とによシ主メモリアクセスを行なう。

主メモリアクセス要求を出力した後は主メモリ１から°
偵次要求データを含むブロック内のデータが主メモリ読
出しデータ、淀５にてＩ伝送さｎて来るが、この主メモ
リ読出しデータ５はすべてキャッシュメモリ３４に格納
される。そして、７７に示すように１つの主メモリアク
セス要求に対応する応答データがすべてキャッシュメモ
リ３４に格納された時点でＲＰ４４は＋１される。つマ
リ、アクセス要求をアクセス待バッファから外すことに
なる。

〔発明の効果〕

本発明によれば、キャツシュヒツト時の応答速度を落と
すことすく、キャッシュミス時の処理の高速化が実現で
きる。

つマリ、最初のキャッシュアクセスでミスし、そのブロ
ックデータ転送中に、該ブロック内へのアクセスがある
場合は、本発明を使用しない方式に比較し主メモリアク
セスを行なわないので高速化が計れる。

また、ブロックの転送が終了するまで次のキャッシュア
クセスを受付けない方式に比べ、キャツシュヒツト時の
応答速度は約３倍に高速化される。

【図面の簡単な説明】

第１図は、従来の問題点を説明する図、第２図は、本発
明が適用されるデータ処理装置全体のブロック図、第３
図は、本発明の一実施例のブロック図、第４図は、アク
セス待バッファのデータフォーマットを示す図、第５図
は、アクセス要求の受付処理手順を説明した図、第６図
は、アクセス待バッファｊｉｊＩ制御手順を説明した図
である。 ２・・・キャッシュユニット、３１・・・アクセス待バ
ッファ、３４・・・キャッシュメモリ、３５．３６・・
・制御回路。 箋１０　　　　　。ｏ７ じ沁ヨ ［を丁〒ヨ＝［１丁１ ｏｏ７　　　　　　　　　１ｏｏ２ 二工厘 （〕＝工＝ロゴ ／θθ３ 第４０ 第５０

Claims (1)

1. 【特許請求の範囲】 １、主メモリのデータの一部を格納するキャッシュメモ
   リと、主メモリおよびキャッシュメモリよりデータを取
   込みデータ処理を行う処理装置を含むデータ処理装置に
   おいて、該処理装置から発行された主メモリアクセス要
   求のうち、該キャッシュメモリ中に該アクセス要求に対
   応するデータが存在しない場合、該アクセス要求に必要
   な情報を格納する複数のアクセス待バッファを設け、キ
   ャッシュメモリへ再度アクセスするかキャッシュメモリ
   へアクセスすることなく主メモリへアクセスするかの決
   定を該アクセス待バッファへのアクセス要求の格納状況
   によシ行うようにしたことを特徴とするデータ処理装置
   。 ２、複数のアクセス待バッファは、それぞれアクセス要
   求の格納に関する情報を示すフラグを有し、アクセス待
   バッファにアクセス要求を格納する際に、該複数のアク
   セス待バッファに少なくとも１つのアクセス要求が格納
   されている場合には、当該フラグを一方の論理状態例え
   ば「１」とし、そうでない場合は他方の論理状態ｒＯＪ
   として格納し、アクセス待バツフア内の各アクセス要求
   が処理される毎に、各フラグを調べ、「１」のときは再
   度該キャッシュメモリへアクセスし、「０」のときはキ
   ャッシュメモリへアクセスすることなく主メモリへアク
   セスするようにしたことを特徴とするデータ処理装置。