JP3491583B2 - 共有バッファ制御回路及び共有バッファ制御方法 - Google Patents
共有バッファ制御回路及び共有バッファ制御方法Info
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- JP3491583B2 JP3491583B2 JP34809599A JP34809599A JP3491583B2 JP 3491583 B2 JP3491583 B2 JP 3491583B2 JP 34809599 A JP34809599 A JP 34809599A JP 34809599 A JP34809599 A JP 34809599A JP 3491583 B2 JP3491583 B2 JP 3491583B2
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Description
【０００１】
【発明の属する技術分野】本発明は、共有バッファ制御
回路及び共有バッファ制御方法に関し、特にバッファの
容量を越えてデータが入力された場合のデータ廃棄処理
に関する。
回路及び共有バッファ制御方法に関し、特にバッファの
容量を越えてデータが入力された場合のデータ廃棄処理
に関する。
【０００２】
【従来の技術】近年、データ通信量の増加により、通信
装置のデータ量の広帯域化、処理速度の高速化が進んで
おり、共有バッファ制御回路においてもデータ入出力サ
イクルの短縮、データ入出力遅延時間の短縮が要求され
ている。
装置のデータ量の広帯域化、処理速度の高速化が進んで
おり、共有バッファ制御回路においてもデータ入出力サ
イクルの短縮、データ入出力遅延時間の短縮が要求され
ている。
【０００３】一般に、共有バッファ制御回路が用いられ
る理由は、複数クラスのデータを格納する場合、各クラ
ス毎にデータを格納するバッファを持つよりも、空き領
域を共有することにより、各クラス毎の入力されるデー
タ数に偏りがあった場合でも、バッファ溢れを起こりに
くくするためである。
る理由は、複数クラスのデータを格納する場合、各クラ
ス毎にデータを格納するバッファを持つよりも、空き領
域を共有することにより、各クラス毎の入力されるデー
タ数に偏りがあった場合でも、バッファ溢れを起こりに
くくするためである。
【０００４】共有バッファ制御回路は、複数クラスのデ
ータが入力され、出力スケジューリングを行い、出力す
る回路等に用いられる。複数のクラスに廃棄優先順位が
ある場合、共有バッファ制御において、この廃棄優先順
位を守ることが要求されている。例えば、バッファ容量
を越えた時にデータが入力された場合、データの廃棄が
行われる。この廃棄制御において、廃棄優先の高いクラ
スのデータは廃棄されず、廃棄優先の低いクラスのデー
タが廃棄されることが要求されている。
ータが入力され、出力スケジューリングを行い、出力す
る回路等に用いられる。複数のクラスに廃棄優先順位が
ある場合、共有バッファ制御において、この廃棄優先順
位を守ることが要求されている。例えば、バッファ容量
を越えた時にデータが入力された場合、データの廃棄が
行われる。この廃棄制御において、廃棄優先の高いクラ
スのデータは廃棄されず、廃棄優先の低いクラスのデー
タが廃棄されることが要求されている。
【０００５】この要請に応えるために、例えば、特開平
７−９５２４０号公報において、共有バッファの空のア
ドレスを書き込んだＦＩＦＯ形メモリ、各クラス毎のデ
ータが書き込まれた共有バッファのアドレスを書き込む
ＦＩＦＯ形メモリを持ち、共有バッファの空き領域がな
い場合には、廃棄優先の低いデータが格納されているＦ
ＩＦＯ形メモリよりアドレスを取り出し、このアドレス
に廃棄優先の高いデータを上書きし、このアドレスを、
上書きしたデータのクラスのＦＩＦＯ形メモリに書き込
む従来技術が開示されている。
７−９５２４０号公報において、共有バッファの空のア
ドレスを書き込んだＦＩＦＯ形メモリ、各クラス毎のデ
ータが書き込まれた共有バッファのアドレスを書き込む
ＦＩＦＯ形メモリを持ち、共有バッファの空き領域がな
い場合には、廃棄優先の低いデータが格納されているＦ
ＩＦＯ形メモリよりアドレスを取り出し、このアドレス
に廃棄優先の高いデータを上書きし、このアドレスを、
上書きしたデータのクラスのＦＩＦＯ形メモリに書き込
む従来技術が開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、共有バッファの空きアドレス、各クラスの
データが書き込まれているアドレスを管理するためにＦ
ＩＦＯ形メモリを１回路しか用いていないため、１つの
ＦＩＦＯ形メモリで共有バッファの全アドレスを格納で
きる容量を持たなければならないという問題点があっ
た。また、管理するクラス数が増えると回路規模が膨大
となるという問題点もあった。
来技術では、共有バッファの空きアドレス、各クラスの
データが書き込まれているアドレスを管理するためにＦ
ＩＦＯ形メモリを１回路しか用いていないため、１つの
ＦＩＦＯ形メモリで共有バッファの全アドレスを格納で
きる容量を持たなければならないという問題点があっ
た。また、管理するクラス数が増えると回路規模が膨大
となるという問題点もあった。
【０００７】本発明は、上記問題点に鑑みてなされたも
のであり、空き領域、及び各クラスのデータが書き込ま
れているアドレスの管理をそれぞれ２つのレジスタで行
うことにより、廃棄優先制御を行う共有バッファ制御回
路の規模削減を実現し、さらに共有バッファへの書き込
みサイクルの短縮、読み出し応答時間の短縮をすること
が可能な共有バッファ制御回路及び共有バッファ制御方
法を提供することを目的とする。
のであり、空き領域、及び各クラスのデータが書き込ま
れているアドレスの管理をそれぞれ２つのレジスタで行
うことにより、廃棄優先制御を行う共有バッファ制御回
路の規模削減を実現し、さらに共有バッファへの書き込
みサイクルの短縮、読み出し応答時間の短縮をすること
が可能な共有バッファ制御回路及び共有バッファ制御方
法を提供することを目的とする。
【０００８】
【課題を解決するための手段】かかる目的を達成するた
めに、請求項１記載の発明である共有バッファ制御回路
は、複数のクラスのデータを処理する回路であって、複
数のクラスのデータを格納する共有バッファと、上記共
有バッファへのデータの入出力を制御する共有バッファ
制御部と、書き込み要求信号、書き込みクラス信号及び
書き込みデータ信号を入力とする書き込み制御部と、読
み出し要求信号、読み出しクラス信号を入力とする読み
出し制御部と、クラス毎に設けられ、上記書き込み要求
信号及び上記書き込みデータ信号を出力する書き込み先
セレクタと、クラス毎に設けられ、上記書き込みデータ
と上記読み込みデータを一時保持する先読みレジスタ
と、 クラス毎に設けられ、上記共有バッファに格納され
ているデータ数をカウントする蓄積量カウンタと、クラ
ス毎に設けられ、上記共有バッファにおけるデータの書
き込みアドレスを格納する書き込みアドレスレジスタ
と、クラス毎に設けられ、上記共有バッファにおけるデ
ータの読み出しアドレスを格納する読み出しアドレスレ
ジスタと、クラスに廃棄優先順位を付す廃棄制御部と、
上記共有バッファの先頭空きアドレスを格納する先頭空
きアドレスレジスタと、上記共有バッファの最後尾空き
アドレスを格納する最後尾空きアドレスレジスタと、上
記先頭空きアドレスレジスタの値と上記最後尾空きアド
レスレジスタの値とを比較し、空き領域を監視する空き
領域監視部とを有することを特徴とする。
めに、請求項１記載の発明である共有バッファ制御回路
は、複数のクラスのデータを処理する回路であって、複
数のクラスのデータを格納する共有バッファと、上記共
有バッファへのデータの入出力を制御する共有バッファ
制御部と、書き込み要求信号、書き込みクラス信号及び
書き込みデータ信号を入力とする書き込み制御部と、読
み出し要求信号、読み出しクラス信号を入力とする読み
出し制御部と、クラス毎に設けられ、上記書き込み要求
信号及び上記書き込みデータ信号を出力する書き込み先
セレクタと、クラス毎に設けられ、上記書き込みデータ
と上記読み込みデータを一時保持する先読みレジスタ
と、 クラス毎に設けられ、上記共有バッファに格納され
ているデータ数をカウントする蓄積量カウンタと、クラ
ス毎に設けられ、上記共有バッファにおけるデータの書
き込みアドレスを格納する書き込みアドレスレジスタ
と、クラス毎に設けられ、上記共有バッファにおけるデ
ータの読み出しアドレスを格納する読み出しアドレスレ
ジスタと、クラスに廃棄優先順位を付す廃棄制御部と、
上記共有バッファの先頭空きアドレスを格納する先頭空
きアドレスレジスタと、上記共有バッファの最後尾空き
アドレスを格納する最後尾空きアドレスレジスタと、上
記先頭空きアドレスレジスタの値と上記最後尾空きアド
レスレジスタの値とを比較し、空き領域を監視する空き
領域監視部とを有することを特徴とする。
【０００９】請求項２記載の発明は、共有バッファを用
いて複数のクラスに分けてデータを管理する共有バッフ
ァ制御方法であって、入力データを該当するクラスに振
り分ける入力データ振り分け工程と、該入力データ振り
分け処理により振り分けられた入力データを、共有バッ
ファに出力するか、各クラスごとに設けられた各クラス
の最先に入力されたデータを格納している先読みレジス
タに出力するかを選択する選択工程と、該選択工程によ
り共有バッファに入力データが出力されたとき、各クラ
スごとに設けられた各クラスの書き込みアドレスを格納
している書き込みアドレスレジスタに格納されているア
ドレスを取得する書き込みアドレス取得工程と、該書き
込みアドレス取得工程により取得したアドレスに入力デ
ータを書き込む入力データ書き込み工程と、共有バッフ
ァの先頭空きアドレスを格納している先頭空きアドレス
レジスタに格納されているアドレスを更新する先頭空き
アドレス更新工程と、該先頭空きアドレス更新工程によ
り更新された先頭空きアドレスレジスタに格納されてい
るアドレスと、共有バッファの最後尾アドレスを格納し
ている最後尾空きアドレスレジスタに格納されているア
ドレスとを比較する比較工程と、該比較工程による比較
の結果、アドレスが一致したとき、共有バッファにデー
タを有するクラスの内、廃棄優先順位の最も低いクラス
のデータを対応する先読みレジスタに上書きする上書き
工程と、を有することを特徴としている。
いて複数のクラスに分けてデータを管理する共有バッフ
ァ制御方法であって、入力データを該当するクラスに振
り分ける入力データ振り分け工程と、該入力データ振り
分け処理により振り分けられた入力データを、共有バッ
ファに出力するか、各クラスごとに設けられた各クラス
の最先に入力されたデータを格納している先読みレジス
タに出力するかを選択する選択工程と、該選択工程によ
り共有バッファに入力データが出力されたとき、各クラ
スごとに設けられた各クラスの書き込みアドレスを格納
している書き込みアドレスレジスタに格納されているア
ドレスを取得する書き込みアドレス取得工程と、該書き
込みアドレス取得工程により取得したアドレスに入力デ
ータを書き込む入力データ書き込み工程と、共有バッフ
ァの先頭空きアドレスを格納している先頭空きアドレス
レジスタに格納されているアドレスを更新する先頭空き
アドレス更新工程と、該先頭空きアドレス更新工程によ
り更新された先頭空きアドレスレジスタに格納されてい
るアドレスと、共有バッファの最後尾アドレスを格納し
ている最後尾空きアドレスレジスタに格納されているア
ドレスとを比較する比較工程と、該比較工程による比較
の結果、アドレスが一致したとき、共有バッファにデー
タを有するクラスの内、廃棄優先順位の最も低いクラス
のデータを対応する先読みレジスタに上書きする上書き
工程と、を有することを特徴としている。
【００１０】請求項３記載の発明は、請求項２記載の発
明において、データ読み出し要求が入力されたとき、該
読み出し要求を該当するクラスに振り分ける読み出し要
求振り分け工程と、該読み出し要求振り分け工程により
振り分けられた読み出し要求を受けた先読みレジスタか
ら該先読みレジスタに格納されているデータを出力する
データ出力工程と、該データ出力工程により出力された
データを格納していた先読みレジスタと対応する、各ク
ラスごとに設けられた各クラスの読み出しアドレスを格
納している読み出しアドレスレジスタに格納されている
アドレスを取得する読み出しアドレス取得工程と、該読
み出しアドレス取得工程により取得したアドレスに格納
されているデータを、データ出力工程により出力された
データを格納していた先読みレジスタに読み出すデータ
読み出し工程と、最後尾空きアドレスレジスタに格納さ
れているアドレスを更新する最後尾空きアドレス更新工
程と、をさらに有することを特徴としている。
明において、データ読み出し要求が入力されたとき、該
読み出し要求を該当するクラスに振り分ける読み出し要
求振り分け工程と、該読み出し要求振り分け工程により
振り分けられた読み出し要求を受けた先読みレジスタか
ら該先読みレジスタに格納されているデータを出力する
データ出力工程と、該データ出力工程により出力された
データを格納していた先読みレジスタと対応する、各ク
ラスごとに設けられた各クラスの読み出しアドレスを格
納している読み出しアドレスレジスタに格納されている
アドレスを取得する読み出しアドレス取得工程と、該読
み出しアドレス取得工程により取得したアドレスに格納
されているデータを、データ出力工程により出力された
データを格納していた先読みレジスタに読み出すデータ
読み出し工程と、最後尾空きアドレスレジスタに格納さ
れているアドレスを更新する最後尾空きアドレス更新工
程と、をさらに有することを特徴としている。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００１２】図１は、第１の実施の形態における共有バ
ッファ制御回路を示した回路図である。便宜上、クラス
数を３としているが、任意のクラス数を設けることがで
きる。書き込み制御部１は、書き込み要求信号、書き込
みクラス信号、書き込みデータ信号が入力されると、該
当クラスの書き込み先セレクタ３−１、３−２、３−３
に書き込み要求信号、書き込みデータ信号を特定タイミ
ングで出力する。
ッファ制御回路を示した回路図である。便宜上、クラス
数を３としているが、任意のクラス数を設けることがで
きる。書き込み制御部１は、書き込み要求信号、書き込
みクラス信号、書き込みデータ信号が入力されると、該
当クラスの書き込み先セレクタ３−１、３−２、３−３
に書き込み要求信号、書き込みデータ信号を特定タイミ
ングで出力する。
【００１３】図１は、第１の実施の形態における共有バ
ッファ制御回路を示した回路図である。便宜上、クラス
数を３としているが、任意のクラス数を設けることがで
きる。書き込み制御部１は、書き込み要求信号、書き込
みクラス信号、書き込みデータ信号が入力されると、該
当クラスの書き込み先セレクタ３−１、３−２、３−３
に書き込み要求信号、書き込みデータ信号を特定タイミ
ングで出力する。
ッファ制御回路を示した回路図である。便宜上、クラス
数を３としているが、任意のクラス数を設けることがで
きる。書き込み制御部１は、書き込み要求信号、書き込
みクラス信号、書き込みデータ信号が入力されると、該
当クラスの書き込み先セレクタ３−１、３−２、３−３
に書き込み要求信号、書き込みデータ信号を特定タイミ
ングで出力する。
【００１４】読み出し制御部２は、読み出し要求信号、
読み出しクラス信号が入力されると、該当クラスの先読
みレジスタ５−１、５−２、５−３に読み出し要求信号
を特定タイミングで出力する。
読み出しクラス信号が入力されると、該当クラスの先読
みレジスタ５−１、５−２、５−３に読み出し要求信号
を特定タイミングで出力する。
【００１５】書き込み先セレクタ３−１、３−２、３−
３は、該当クラスの先読みレジスタ５−１、５−２、５
−３からのデータ有無信号により、先読みレジスタ５−
１、５−２、５−３に格納データがすでに存在する場合
は、書き込み要求信号、書き込みデータ信号を共有バッ
ファ制御部７へ出力する。格納データがない場合は、先
読みレジスタ５−１、５−２、５−３へ書き込み要求信
号、書き込みデータ信号を出力する。
３は、該当クラスの先読みレジスタ５−１、５−２、５
−３からのデータ有無信号により、先読みレジスタ５−
１、５−２、５−３に格納データがすでに存在する場合
は、書き込み要求信号、書き込みデータ信号を共有バッ
ファ制御部７へ出力する。格納データがない場合は、先
読みレジスタ５−１、５−２、５−３へ書き込み要求信
号、書き込みデータ信号を出力する。
【００１６】蓄積量カウンタ４−１、４−２、４−３
は、各クラス毎に共有バッファ１３に格納されているデ
ータの蓄積数をカウントしており、書き込み先セレクタ
３−１、３−２、３−３から共有バッファ制御部７に対
する該当クラスの書き込み要求信号が入力されると１カ
ウント・アップし、先読みレジスタ５−１、５−２、５
−３から読み出し要求信号が入力されると、１カウント
・ダウンする。また、蓄積量カウンタ４−１、４−２、
４−３は、共有バッファ１３に格納されている該当クラ
ス・データの格納有無信号を先読みレジスタ５−１、５
−２、５−３及び廃棄制御部６に出力する。
は、各クラス毎に共有バッファ１３に格納されているデ
ータの蓄積数をカウントしており、書き込み先セレクタ
３−１、３−２、３−３から共有バッファ制御部７に対
する該当クラスの書き込み要求信号が入力されると１カ
ウント・アップし、先読みレジスタ５−１、５−２、５
−３から読み出し要求信号が入力されると、１カウント
・ダウンする。また、蓄積量カウンタ４−１、４−２、
４−３は、共有バッファ１３に格納されている該当クラ
ス・データの格納有無信号を先読みレジスタ５−１、５
−２、５−３及び廃棄制御部６に出力する。
【００１７】先読みレジスタ５−１、５−２、５−３
は、書き込み先セレクタ３−１、３−２、３−３から書
き込み要求信号が入力されると、書き込みデータ信号を
格納する。また、先読みレジスタ５−１、５−２、５−
３は、読み出し制御部２から読み出し要求信号が入力さ
れると、格納してあるデータを読み出し制御部２へ出力
する。格納データを出力すると、先読みレジスタ５−
１、５−２、５−３は、対応するクラスの蓄積量カウン
タ４−１、４−２、４−３からの蓄積データ有無信号に
より、対応するクラスのデータが共有バッファ１３に格
納されている場合、共有バッファ制御部７へ読み出し要
求信号を出力する。当該要求信号に対応して共有バッフ
ァ制御部７からデータが送信されてくると、当該データ
を格納する。また、先読みレジスタ５−１、５−２、５
−３に廃棄制御部６からの要求により、データが共有バ
ッファ１３から入力されてきたときは、現在のデータに
上書きされ、現在のデータは廃棄される。この廃棄のた
めの読み出しが行われているサイクルにおいて、書き込
み要求が入力された場合、共有バッファ１３内において
常に空き領域を１以上確保しているため、待ち時間なく
共有バッファ１３の残された空き領域にデータを書き込
むことができる。
は、書き込み先セレクタ３−１、３−２、３−３から書
き込み要求信号が入力されると、書き込みデータ信号を
格納する。また、先読みレジスタ５−１、５−２、５−
３は、読み出し制御部２から読み出し要求信号が入力さ
れると、格納してあるデータを読み出し制御部２へ出力
する。格納データを出力すると、先読みレジスタ５−
１、５−２、５−３は、対応するクラスの蓄積量カウン
タ４−１、４−２、４−３からの蓄積データ有無信号に
より、対応するクラスのデータが共有バッファ１３に格
納されている場合、共有バッファ制御部７へ読み出し要
求信号を出力する。当該要求信号に対応して共有バッフ
ァ制御部７からデータが送信されてくると、当該データ
を格納する。また、先読みレジスタ５−１、５−２、５
−３に廃棄制御部６からの要求により、データが共有バ
ッファ１３から入力されてきたときは、現在のデータに
上書きされ、現在のデータは廃棄される。この廃棄のた
めの読み出しが行われているサイクルにおいて、書き込
み要求が入力された場合、共有バッファ１３内において
常に空き領域を１以上確保しているため、待ち時間なく
共有バッファ１３の残された空き領域にデータを書き込
むことができる。
【００１８】廃棄制御部６は、空き領域監視部１２から
廃棄要求信号が入力され、かつ読み出し要求信号がない
場合、各クラスの蓄積量カウンタ４−１、４−２、４−
３からの蓄積データ有無信号により、データが格納され
ているクラスを抽出し、抽出したクラスの内、廃棄制御
部６にあらかじめ設定されている廃棄優先順位に基づ
き、最も廃棄優先の低いクラスを選択する。クラスを選
択すると、廃棄制御部６は共有バッファ制御部７に読み
出し要求信号と、選択したクラスの読み出しクラス信号
とを出力する。
廃棄要求信号が入力され、かつ読み出し要求信号がない
場合、各クラスの蓄積量カウンタ４−１、４−２、４−
３からの蓄積データ有無信号により、データが格納され
ているクラスを抽出し、抽出したクラスの内、廃棄制御
部６にあらかじめ設定されている廃棄優先順位に基づ
き、最も廃棄優先の低いクラスを選択する。クラスを選
択すると、廃棄制御部６は共有バッファ制御部７に読み
出し要求信号と、選択したクラスの読み出しクラス信号
とを出力する。
【００１９】共有バッファ制御部７は、書き込み要求信
号、書き込みデータ信号が書き込み先セレクタ３−１、
３−２、３−３から入力されると、該当クラスの書き込
みアドレス・ポインタ・レジスタ８−１、８−２、８−
３の値と、先頭空きアドレス・ポインタ・レジスタ１０
の値とを参照して共有バッファ１３の該当するアドレス
へ書き込みデータ信号を格納する。また、共有バッファ
制御部７は、先読みレジスタ５−１、５−２、５−３、
または廃棄制御部６から読み出し要求信号が入力される
と、該当クラスの読み出しアドレス・ポインタ・レジス
タ９−１、９−２、９−３の値を参照して、共有バッフ
ァ１３の該当アドレスに格納されているデータを読み出
し、先読みレジスタ５−１、５−２、５−３へ出力す
る。
号、書き込みデータ信号が書き込み先セレクタ３−１、
３−２、３−３から入力されると、該当クラスの書き込
みアドレス・ポインタ・レジスタ８−１、８−２、８−
３の値と、先頭空きアドレス・ポインタ・レジスタ１０
の値とを参照して共有バッファ１３の該当するアドレス
へ書き込みデータ信号を格納する。また、共有バッファ
制御部７は、先読みレジスタ５−１、５−２、５−３、
または廃棄制御部６から読み出し要求信号が入力される
と、該当クラスの読み出しアドレス・ポインタ・レジス
タ９−１、９−２、９−３の値を参照して、共有バッフ
ァ１３の該当アドレスに格納されているデータを読み出
し、先読みレジスタ５−１、５−２、５−３へ出力す
る。
【００２０】書き込みアドレス・ポインタ・レジスタ８
−１、８−２、８−３は、共有バッファ１３内における
各クラスの書き込みアドレスを格納している。
−１、８−２、８−３は、共有バッファ１３内における
各クラスの書き込みアドレスを格納している。
【００２１】読み出しアドレス・ポインタ・レジスタ９
−１、９−２、９−３は、共有バッファ１３内における
各クラスの読み出しアドレスを格納している。
−１、９−２、９−３は、共有バッファ１３内における
各クラスの読み出しアドレスを格納している。
【００２２】先頭空きアドレス・ポインタ・レジスタ１
０は、共有バッファ１３内において、書き込みが行われ
るクラスに供給される空きアドレスを格納する。
０は、共有バッファ１３内において、書き込みが行われ
るクラスに供給される空きアドレスを格納する。
【００２３】最後尾空きアドレス・ポインタ・レジスタ
１１は、共有バッファ１３内において、読み出しが行わ
れ、空きとなった読み出しアドレスを格納する。
１１は、共有バッファ１３内において、読み出しが行わ
れ、空きとなった読み出しアドレスを格納する。
【００２４】空き領域監視部１２は、先頭空きアドレス
・ポインタ・レジスタ１０の値と最後尾空きアドレス・
ポインタ・レジスタ１１の値とを比較し、一致した時、
すなわち空き領域の残量が１となった時、廃棄制御部６
へ廃棄要求信号を出力する。
・ポインタ・レジスタ１０の値と最後尾空きアドレス・
ポインタ・レジスタ１１の値とを比較し、一致した時、
すなわち空き領域の残量が１となった時、廃棄制御部６
へ廃棄要求信号を出力する。
【００２５】共有バッファ１３は、各クラスのデータを
共通して格納している。各クラスの最初のデータは、先
読みレジスタ５−１、５−２、５−３に格納されるた
め、２番目のデータから格納される。
共通して格納している。各クラスの最初のデータは、先
読みレジスタ５−１、５−２、５−３に格納されるた
め、２番目のデータから格納される。
【００２６】以下、第１の実施の形態における共有バッ
ファ制御回路の動作について説明する。まず、書き込み
先セレクタ３−１、３−２、３−３、蓄積量カウンタ４
−１、４−２、４−３、先読みレジスタ５−１、５−
２、５−３の動作について説明する。
ファ制御回路の動作について説明する。まず、書き込み
先セレクタ３−１、３−２、３−３、蓄積量カウンタ４
−１、４−２、４−３、先読みレジスタ５−１、５−
２、５−３の動作について説明する。
【００２７】書き込み制御部１は、書き込み要求信号、
書き込みクラス信号、書き込みデータ信号が入力される
と、該当クラスの書き込み先セレクタ３−１、３−２、
３−３に対して書き込み要求信号、書き込みデータ信号
を図９のｃｌｋ１のタイミングで書き込み先セレクタ３
−１、３−２、３−３に出力する。書き込み先セレクタ
３−１、３−２、３−３は、各クラス先読みレジスタ５
−１、５−２、５−３から出力されるデータ有無信号を
参照し、格納されているデータがある場合は、ｃｌｋ２
で、共有バッファ制御部７へ書き込み要求信号、書き込
みデータ信号を出力する。蓄積されているデータがない
場合は、各クラス先読みレジスタ５−１、５−２、５−
３へ書き込み要求信号、書き込みデータ信号を出力す
る。
書き込みクラス信号、書き込みデータ信号が入力される
と、該当クラスの書き込み先セレクタ３−１、３−２、
３−３に対して書き込み要求信号、書き込みデータ信号
を図９のｃｌｋ１のタイミングで書き込み先セレクタ３
−１、３−２、３−３に出力する。書き込み先セレクタ
３−１、３−２、３−３は、各クラス先読みレジスタ５
−１、５−２、５−３から出力されるデータ有無信号を
参照し、格納されているデータがある場合は、ｃｌｋ２
で、共有バッファ制御部７へ書き込み要求信号、書き込
みデータ信号を出力する。蓄積されているデータがない
場合は、各クラス先読みレジスタ５−１、５−２、５−
３へ書き込み要求信号、書き込みデータ信号を出力す
る。
【００２８】読み出し制御部２は、読み出し要求信号、
読み出しクラス信号が入力されると、該当クラスの先読
みレジスタ５−１、５−２、５−３へ読み出し要求信号
を図９のｃｌｋ１１（ｃｌｋサイクル２の３）のタイミ
ングで出力する。先読みレジスタ５−１、５−２、５−
３は、格納してあるデータを読み出し制御部２にｃｌｋ
１２で出力する。読み出し制御部２は、読み出しデータ
を外部へ出力する。
読み出しクラス信号が入力されると、該当クラスの先読
みレジスタ５−１、５−２、５−３へ読み出し要求信号
を図９のｃｌｋ１１（ｃｌｋサイクル２の３）のタイミ
ングで出力する。先読みレジスタ５−１、５−２、５−
３は、格納してあるデータを読み出し制御部２にｃｌｋ
１２で出力する。読み出し制御部２は、読み出しデータ
を外部へ出力する。
【００２９】先読みレジスタ５−１、５−２、５−３
は、対応するクラスの蓄積量カウンタ４−１、４−２、
４−３から出力される蓄積データ有無信号を参照する。
共有バッファ１３に蓄積されているデータがある場合
は、共有バッファ制御部７へ読み出し要求信号を出力す
る。共有バッファ１３に蓄積されているデータがない場
合は、共有バッファ制御部７へ読み出し要求信号を出力
しない。
は、対応するクラスの蓄積量カウンタ４−１、４−２、
４−３から出力される蓄積データ有無信号を参照する。
共有バッファ１３に蓄積されているデータがある場合
は、共有バッファ制御部７へ読み出し要求信号を出力す
る。共有バッファ１３に蓄積されているデータがない場
合は、共有バッファ制御部７へ読み出し要求信号を出力
しない。
【００３０】蓄積量カウンタ４−１、４−２、４−３
は、各クラス毎に共有バッファ１３に格納されているデ
ータの蓄積数をカウントしており、共有バッファ制御部
７に対する該当クラスの書き込み要求信号が書き込み先
セレクタ３−１、３−２、３−３から入力されると、１
カウント・アップし、読み出し要求信号が先読みレジス
タ５−１、５−２、５−３から入力されると、１カウン
ト・ダウンする。蓄積量カウンタ４−１、４−２、４−
３は、共有バッファ１３に格納されている該当クラスの
データ有無信号を先読みレジスタ５−１、５−２、５−
３及び廃棄制御部６に出力する。
は、各クラス毎に共有バッファ１３に格納されているデ
ータの蓄積数をカウントしており、共有バッファ制御部
７に対する該当クラスの書き込み要求信号が書き込み先
セレクタ３−１、３−２、３−３から入力されると、１
カウント・アップし、読み出し要求信号が先読みレジス
タ５−１、５−２、５−３から入力されると、１カウン
ト・ダウンする。蓄積量カウンタ４−１、４−２、４−
３は、共有バッファ１３に格納されている該当クラスの
データ有無信号を先読みレジスタ５−１、５−２、５−
３及び廃棄制御部６に出力する。
【００３１】次に、共有バッファ１３に対する書き込
み、及び読み出し動作について図２から図８を参照しな
がら説明する。初期状態において、図２に示すように、
各クラス毎に空きアドレスが１個割り当てられ、各クラ
ス毎の読み出しアドレス・ポインタ・レジスタ９−１、
９−２、９−３と書き込みアドレス・ポインタ・レジス
タ８−１、８−２、８−３の指すアドレスは、共有バッ
ファ１３内にデータが書き込まれていないので、同じア
ドレスを指している。残りの空きアドレスには、次の空
きアドレスが順次書き込まれている。
み、及び読み出し動作について図２から図８を参照しな
がら説明する。初期状態において、図２に示すように、
各クラス毎に空きアドレスが１個割り当てられ、各クラ
ス毎の読み出しアドレス・ポインタ・レジスタ９−１、
９−２、９−３と書き込みアドレス・ポインタ・レジス
タ８−１、８−２、８−３の指すアドレスは、共有バッ
ファ１３内にデータが書き込まれていないので、同じア
ドレスを指している。残りの空きアドレスには、次の空
きアドレスが順次書き込まれている。
【００３２】図２において、共有バッファ１３内の記号
ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈは、データの格納アド
レスを示す。また、図２における矢印は、その値が指し
ているアドレスを示す。すなわち、先頭空きアドレス・
ポインタ・レジスタ１０は共有バッファ１３内のアドレ
スｄを指し、アドレスｄに格納されているｅはアドレス
ｅを指している。
ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈは、データの格納アド
レスを示す。また、図２における矢印は、その値が指し
ているアドレスを示す。すなわち、先頭空きアドレス・
ポインタ・レジスタ１０は共有バッファ１３内のアドレ
スｄを指し、アドレスｄに格納されているｅはアドレス
ｅを指している。
【００３３】図３は、本実施の形態において、共有バッ
ファ１３内にクラス１、クラス２、クラスｎのデータが
それぞれ２個、０個、０個格納されている状態を示して
いる。すなわち、アドレスａ、ｄにはデータが格納され
ており、アドレスｂ、ｃ、ｅ、ｆ、ｇ、ｈは空きアドレ
スとなっている。
ファ１３内にクラス１、クラス２、クラスｎのデータが
それぞれ２個、０個、０個格納されている状態を示して
いる。すなわち、アドレスａ、ｄにはデータが格納され
ており、アドレスｂ、ｃ、ｅ、ｆ、ｇ、ｈは空きアドレ
スとなっている。
【００３４】図３の状態において、クラスｎの書き込み
データが入力された場合の状態を図４に示す。この時、
クラスｎ先読みレジスタ５−３にはデータが格納されて
いるものとする。したがって、書き込み先セレクタ３−
１、３−２、３−３は、共有バッファ制御部７に書き込
み要求信号、書き込みデータ信号を出力する。
データが入力された場合の状態を図４に示す。この時、
クラスｎ先読みレジスタ５−３にはデータが格納されて
いるものとする。したがって、書き込み先セレクタ３−
１、３−２、３−３は、共有バッファ制御部７に書き込
み要求信号、書き込みデータ信号を出力する。
【００３５】図４に示すように、入力データは、図３に
おいてクラスｎ書き込みアドレス・ポインタ・レジスタ
８−３が指していたアドレスｃに格納され、同時に先頭
空きアドレス・ポインタ・レジスタ１０が指していたア
ドレスｆがアドレスｃに書き込まれる。格納後は、クラ
スｎ書き込みアドレス・ポインタ・レジスタ８−３の指
すアドレスはｆとなる。また、先頭空きアドレス・ポイ
ンタ・レジスタ１０の指すアドレスはｇになる。
おいてクラスｎ書き込みアドレス・ポインタ・レジスタ
８−３が指していたアドレスｃに格納され、同時に先頭
空きアドレス・ポインタ・レジスタ１０が指していたア
ドレスｆがアドレスｃに書き込まれる。格納後は、クラ
スｎ書き込みアドレス・ポインタ・レジスタ８−３の指
すアドレスはｆとなる。また、先頭空きアドレス・ポイ
ンタ・レジスタ１０の指すアドレスはｇになる。
【００３６】図４に示す共有バッファ１３へのデータの
書き込み動作について、図９のタイミング図を用いて説
明する。書き込み制御部１は、クラスｎに対する書き込
み要求が入力されると、クラスｎ書き込み先セレクタ３
−３に書き込み要求信号、書き込みデータ信号を出力す
るタイミングを図９のｃｌｋ１（ｃｌｋサイクル１）と
なるよう制御する。クラスｎ書き込み先セレクタ３−３
は、書き込み要求信号と書き込みデータ信号を共有バッ
ファ制御部７にｃｌｋ２で出力する。共有バッファ制御
部７は、クラスｎ書き込みアドレス・ポインタ・レジス
タ８−３に格納されているアドレスｃを取得し、ｃｌｋ
３で共有バッファ１３にアドレスｃを書き込みアドレス
として出力し、ｃｌｋ４で書き込みデータ信号を出力す
る。
書き込み動作について、図９のタイミング図を用いて説
明する。書き込み制御部１は、クラスｎに対する書き込
み要求が入力されると、クラスｎ書き込み先セレクタ３
−３に書き込み要求信号、書き込みデータ信号を出力す
るタイミングを図９のｃｌｋ１（ｃｌｋサイクル１）と
なるよう制御する。クラスｎ書き込み先セレクタ３−３
は、書き込み要求信号と書き込みデータ信号を共有バッ
ファ制御部７にｃｌｋ２で出力する。共有バッファ制御
部７は、クラスｎ書き込みアドレス・ポインタ・レジス
タ８−３に格納されているアドレスｃを取得し、ｃｌｋ
３で共有バッファ１３にアドレスｃを書き込みアドレス
として出力し、ｃｌｋ４で書き込みデータ信号を出力す
る。
【００３７】次に、共有バッファ制御部７は、共有バッ
ファ１３に先頭空きアドレス・ポインタ・レジスタ１０
の指していたアドレスｆを、読み出しアドレスとしてｃ
ｌｋ７で出力する。共有バッファ制御部７は、ｃｌｋ８
で、ｆの次の空きアドレスｇを読み出し、先頭空きアド
レス・ポインタ・レジスタ１０に格納する。空き領域監
視部１２は、ｃｌｋ９で、先頭空きアドレス・ポインタ
・レジスタ１０と最後尾空きアドレス・ポインタ・レジ
スタ１１の値を比較する。この場合、不一致により、廃
棄制御部６に廃棄要求を出力しない。
ファ１３に先頭空きアドレス・ポインタ・レジスタ１０
の指していたアドレスｆを、読み出しアドレスとしてｃ
ｌｋ７で出力する。共有バッファ制御部７は、ｃｌｋ８
で、ｆの次の空きアドレスｇを読み出し、先頭空きアド
レス・ポインタ・レジスタ１０に格納する。空き領域監
視部１２は、ｃｌｋ９で、先頭空きアドレス・ポインタ
・レジスタ１０と最後尾空きアドレス・ポインタ・レジ
スタ１１の値を比較する。この場合、不一致により、廃
棄制御部６に廃棄要求を出力しない。
【００３８】次に、図４の状態において、クラス１のデ
ータを出力した場合の状態を図５に示す。図４におい
て、クラス１読み出しアドレス・ポインタ・レジスタの
９−１が指すアドレスａに格納されていたデータが共有
バッファ制御回路７に出力されると、アドレスａは空き
アドレスになる。出力後は、最後尾空きアドレス・ポイ
ンタ・レジスタ１１が指すアドレスはａになる。アドレ
スｈが指す次の空きアドレスも同様にａになる。クラス
１読み出しアドレス・ポインタ・レジスタ９−１が指す
アドレスはｄになる。
ータを出力した場合の状態を図５に示す。図４におい
て、クラス１読み出しアドレス・ポインタ・レジスタの
９−１が指すアドレスａに格納されていたデータが共有
バッファ制御回路７に出力されると、アドレスａは空き
アドレスになる。出力後は、最後尾空きアドレス・ポイ
ンタ・レジスタ１１が指すアドレスはａになる。アドレ
スｈが指す次の空きアドレスも同様にａになる。クラス
１読み出しアドレス・ポインタ・レジスタ９−１が指す
アドレスはｄになる。
【００３９】図４から図５に遷移する共有バッファ１３
からのデータの読み出し動作について、図９のタイミン
グ図を用いて説明する。読み出し制御部２は、クラス１
に対する読み出し要求信号が入力されると、クラス１先
読みレジスタ５−１へ読み出し要求信号を出力するタイ
ミングを図９のｃｌｋ１１（ｃｌｋサイクル２の３）と
なるように制御する。クラス１先読みレジスタ５−１
は、格納しているデータを読み出し制御部２にｃｌｋ１
２で出力すると同時に、共有バッファ制御部７へクラス
１の読み出し要求信号を出力する。
からのデータの読み出し動作について、図９のタイミン
グ図を用いて説明する。読み出し制御部２は、クラス１
に対する読み出し要求信号が入力されると、クラス１先
読みレジスタ５−１へ読み出し要求信号を出力するタイ
ミングを図９のｃｌｋ１１（ｃｌｋサイクル２の３）と
なるように制御する。クラス１先読みレジスタ５−１
は、格納しているデータを読み出し制御部２にｃｌｋ１
２で出力すると同時に、共有バッファ制御部７へクラス
１の読み出し要求信号を出力する。
【００４０】共有バッファ制御部７は、クラス１読み出
しアドレス・ポインタ・レジスタ９−１に格納されてい
るアドレスａを取得し、ｃｌｋ１３で、共有バッファ１
３へ読み出しアドレスとして出力する。共有バッファ１
３は、ｃｌｋ１４で、読み出しデータを出力する。クラ
ス１先読みレジスタ５−１は、ｃｌｋ１５で、共有バッ
ファ１３の出力した読み出しデータを格納する。共有バ
ッファ制御部７は、ｃｌｋ１７で、最後尾空きアドレス
・ポインタ・レジスタ１１の指すｈを取得し、共有バッ
ファ１３へ書き込みアドレスとして出力し、ｃｌｋ１８
で、最後尾空きアドレス・ポインタ・レジスタ１１に空
になったアドレスａを出力する。
しアドレス・ポインタ・レジスタ９−１に格納されてい
るアドレスａを取得し、ｃｌｋ１３で、共有バッファ１
３へ読み出しアドレスとして出力する。共有バッファ１
３は、ｃｌｋ１４で、読み出しデータを出力する。クラ
ス１先読みレジスタ５−１は、ｃｌｋ１５で、共有バッ
ファ１３の出力した読み出しデータを格納する。共有バ
ッファ制御部７は、ｃｌｋ１７で、最後尾空きアドレス
・ポインタ・レジスタ１１の指すｈを取得し、共有バッ
ファ１３へ書き込みアドレスとして出力し、ｃｌｋ１８
で、最後尾空きアドレス・ポインタ・レジスタ１１に空
になったアドレスａを出力する。
【００４１】次に、廃棄制御が行われる場合の動作につ
いて、共有バッファ１３の状態を示す図６、図７、図８
を参照しながら説明する。なお、廃棄制御部６にあらか
じめ設定されている各クラスの廃棄優先順位はクラス１
が最も高く、クラスｎが最も低いとする。図６は、図４
の状態において、クラス１の書き込みデータが入力され
た場合の状態を示す。ここで、入力データは、図４にお
いてクラス１の書き込みアドレス・ポインタ・レジスタ
８−１が指していたアドレスｅに格納され、同時に先頭
空きアドレス・ポインタ・レジスタ１０が指していたア
ドレスｇが書き込まれる。
いて、共有バッファ１３の状態を示す図６、図７、図８
を参照しながら説明する。なお、廃棄制御部６にあらか
じめ設定されている各クラスの廃棄優先順位はクラス１
が最も高く、クラスｎが最も低いとする。図６は、図４
の状態において、クラス１の書き込みデータが入力され
た場合の状態を示す。ここで、入力データは、図４にお
いてクラス１の書き込みアドレス・ポインタ・レジスタ
８−１が指していたアドレスｅに格納され、同時に先頭
空きアドレス・ポインタ・レジスタ１０が指していたア
ドレスｇが書き込まれる。
【００４２】格納後は、クラス１書き込みアドレス・ポ
インタ・レジスタ８−１の指すアドレスはｇとなる。ま
た、先頭空きアドレス・ポインタ・レジスタ１０の指す
アドレスはｈになる。
インタ・レジスタ８−１の指すアドレスはｇとなる。ま
た、先頭空きアドレス・ポインタ・レジスタ１０の指す
アドレスはｈになる。
【００４３】空き領域監視部１２は、先頭空きアドレス
・ポインタ・レジスタ１０の指すアドレスと最後尾空き
アドレス・ポインタ・レジスタ１１の指すアドレスがｈ
で同一となったことを検出すると、廃棄制御部６に対し
て廃棄要求信号を出力する。廃棄制御部６は、廃棄要求
信号が入力され、読み出し要求が入力されていない場合
は、各クラスの蓄積量カウンタ４−１、４−２、４−３
からの蓄積データ有無信号を参照することにより、共有
バッファ１３にデータを有するクラスを抽出し、抽出し
たクラスの内、最も廃棄優先の低いクラスｎに対して読
み出し要求信号を出力する。
・ポインタ・レジスタ１０の指すアドレスと最後尾空き
アドレス・ポインタ・レジスタ１１の指すアドレスがｈ
で同一となったことを検出すると、廃棄制御部６に対し
て廃棄要求信号を出力する。廃棄制御部６は、廃棄要求
信号が入力され、読み出し要求が入力されていない場合
は、各クラスの蓄積量カウンタ４−１、４−２、４−３
からの蓄積データ有無信号を参照することにより、共有
バッファ１３にデータを有するクラスを抽出し、抽出し
たクラスの内、最も廃棄優先の低いクラスｎに対して読
み出し要求信号を出力する。
【００４４】図７は、図６の状態において、廃棄制御部
６がクラスｎに対してデータ廃棄のための読み出し要求
信号を出力した場合の状態を示す。図６においてクラス
ｎ読み出しアドレス・ポインタ・レジスタの９−３が指
すアドレスｃに格納されていたデータがクラスｎ先読み
レジスタ５−３へ出力される。
６がクラスｎに対してデータ廃棄のための読み出し要求
信号を出力した場合の状態を示す。図６においてクラス
ｎ読み出しアドレス・ポインタ・レジスタの９−３が指
すアドレスｃに格納されていたデータがクラスｎ先読み
レジスタ５−３へ出力される。
【００４５】クラスｎ先読みレジスタ５−３では、先に
読み出されていたデータに新たに読み出されたデータが
上書きされることにより、先に読み出されたデータが廃
棄される。共有バッファ１３のアドレスｃはデータが読
み出され、空きアドレスになる。データ出力後、最後尾
空きアドレス・ポインタ・レジスタ１１が指すアドレス
はｃになる。アドレスｈが指す次の空きアドレスも同様
にｃになる。クラスｎ読み出しアドレス・ポインタ・レ
ジスタ９−３が指すアドレスはｆになる。
読み出されていたデータに新たに読み出されたデータが
上書きされることにより、先に読み出されたデータが廃
棄される。共有バッファ１３のアドレスｃはデータが読
み出され、空きアドレスになる。データ出力後、最後尾
空きアドレス・ポインタ・レジスタ１１が指すアドレス
はｃになる。アドレスｈが指す次の空きアドレスも同様
にｃになる。クラスｎ読み出しアドレス・ポインタ・レ
ジスタ９−３が指すアドレスはｆになる。
【００４６】図８は、図６の状態において、廃棄制御部
６がクラスｎに対してデータ廃棄のための読み出し要求
信号を出力し、かつ、クラス１の書き込みデータが入力
された場合の状態を示す。図６において、クラスｎ読み
出しアドレス・ポインタ・レジスタ９−３が指すアドレ
スｃに格納されていたデータが、クラスｎ先読みレジス
タ５−３へ出力される。
６がクラスｎに対してデータ廃棄のための読み出し要求
信号を出力し、かつ、クラス１の書き込みデータが入力
された場合の状態を示す。図６において、クラスｎ読み
出しアドレス・ポインタ・レジスタ９−３が指すアドレ
スｃに格納されていたデータが、クラスｎ先読みレジス
タ５−３へ出力される。
【００４７】クラスｎ先読みレジスタ５−３では、先に
読み出されていたデータに新たに読み出されたデータが
上書きされることにより、先に読み出されたデータが廃
棄される。共有バッファ１３のアドレスｃはデータが読
み出され、空きアドレスになる。データ出力後、最後尾
空きアドレス・ポインタ・レジスタ１１が指すアドレス
はｃになる。読み出しアドレス・ポインタ・レジスタ９
−３が指すアドレスはｆになる。
読み出されていたデータに新たに読み出されたデータが
上書きされることにより、先に読み出されたデータが廃
棄される。共有バッファ１３のアドレスｃはデータが読
み出され、空きアドレスになる。データ出力後、最後尾
空きアドレス・ポインタ・レジスタ１１が指すアドレス
はｃになる。読み出しアドレス・ポインタ・レジスタ９
−３が指すアドレスはｆになる。
【００４８】一方、入力データは、図６においてクラス
１書き込みアドレス・ポインタ・レジスタ８−１が指し
ていたアドレスｇに格納される。同時に先頭空きアドレ
ス・ポインタ・レジスタ１０が指していたアドレスｈも
書き込まれる。格納後は、クラス１書き込みアドレス・
ポインタ・レジスタ８−１の指すアドレスはｈになる。
また、先頭空きアドレス・ポインタ・レジスタ１０の指
すアドレスはｃとなる。
１書き込みアドレス・ポインタ・レジスタ８−１が指し
ていたアドレスｇに格納される。同時に先頭空きアドレ
ス・ポインタ・レジスタ１０が指していたアドレスｈも
書き込まれる。格納後は、クラス１書き込みアドレス・
ポインタ・レジスタ８−１の指すアドレスはｈになる。
また、先頭空きアドレス・ポインタ・レジスタ１０の指
すアドレスはｃとなる。
【００４９】図４、図６、図８と遷移する共有バッファ
１３へのデータ書き込み、及びデータの廃棄動作につい
て、図１０のタイミング図を参照しながら説明する。書
き込み制御部１は、クラス１に対する書き込み要求が入
力されると、クラス１書き込み先セレクタ３−１に書き
込み要求信号、書き込みクラス信号、書き込みデータ信
号を出力するタイミングを図１０のｃｌｋサイクル１と
なるよう制御する。
１３へのデータ書き込み、及びデータの廃棄動作につい
て、図１０のタイミング図を参照しながら説明する。書
き込み制御部１は、クラス１に対する書き込み要求が入
力されると、クラス１書き込み先セレクタ３−１に書き
込み要求信号、書き込みクラス信号、書き込みデータ信
号を出力するタイミングを図１０のｃｌｋサイクル１と
なるよう制御する。
【００５０】クラス１書き込み先セレクタ３−１は、書
き込み要求信号と書き込みデータ信号を共有バッファ制
御部７にｃｌｋ２で出力する。共有バッファ制御部７
は、書き込みアドレス・ポインタ・レジスタ８−１に格
納されているアドレスｅを取得し、ｃｌｋ３で共有バッ
ファ１３にアドレスｅを書き込みアドレスとして出力
し、ｃｌｋ４で書き込みデータを出力する。
き込み要求信号と書き込みデータ信号を共有バッファ制
御部７にｃｌｋ２で出力する。共有バッファ制御部７
は、書き込みアドレス・ポインタ・レジスタ８−１に格
納されているアドレスｅを取得し、ｃｌｋ３で共有バッ
ファ１３にアドレスｅを書き込みアドレスとして出力
し、ｃｌｋ４で書き込みデータを出力する。
【００５１】次に、共有バッファ制御部７は、共有バッ
ファ１３に先頭空きアドレス・ポインタ・レジスタ１０
の指していたアドレスｇを読み出しアドレスとしてｃｌ
ｋ７で出力し、ｃｌｋ８で、ｇの次の空きアドレス・ポ
インタｈの値を読み出し、先頭空きアドレス・ポインタ
・レジスタ１０に格納する。空き領域監視部１２はｃｌ
ｋ９で先頭空きアドレス・ポインタ・レジスタ１０に格
納されている値と、最後尾空きアドレス・ポインタ・レ
ジスタ１１に格納されている値とが共にｈで、一致して
いることを検出し、廃棄要求信号を廃棄制御部６へ出力
する。
ファ１３に先頭空きアドレス・ポインタ・レジスタ１０
の指していたアドレスｇを読み出しアドレスとしてｃｌ
ｋ７で出力し、ｃｌｋ８で、ｇの次の空きアドレス・ポ
インタｈの値を読み出し、先頭空きアドレス・ポインタ
・レジスタ１０に格納する。空き領域監視部１２はｃｌ
ｋ９で先頭空きアドレス・ポインタ・レジスタ１０に格
納されている値と、最後尾空きアドレス・ポインタ・レ
ジスタ１１に格納されている値とが共にｈで、一致して
いることを検出し、廃棄要求信号を廃棄制御部６へ出力
する。
【００５２】廃棄制御部６は、共有バッファ１３にデー
タが蓄積されているクラスのうち、最も廃棄優先の低い
クラスｎに対して、ｃｌｋ１２で読み出し要求を出力す
る。廃棄処理を行っているサイクル２と同じサイクルで
共有バッファ１３に書き込みが行われたデータの廃棄優
先が最も低い場合は、このデータのクラスに対して読み
出し要求が出力される。
タが蓄積されているクラスのうち、最も廃棄優先の低い
クラスｎに対して、ｃｌｋ１２で読み出し要求を出力す
る。廃棄処理を行っているサイクル２と同じサイクルで
共有バッファ１３に書き込みが行われたデータの廃棄優
先が最も低い場合は、このデータのクラスに対して読み
出し要求が出力される。
【００５３】共有バッファ制御部７は、読み出しアドレ
ス・ポインタ・レジスタ９−３に格納されているアドレ
スｃを取得し、ｃｌｋ１３で共有バッファ１３へ読み出
しアドレスとして出力する。共有バッファ１３は、ｃｌ
ｋ１４で、読み出しデータを出力する。クラスｎ先読み
レジスタ５−３は、ｃｌｋ１５で共有バッファ１３の出
力した読み出しデータを格納する。次に、共有バッファ
制御部７は、確保されていた空きアドレスがないため、
ｃｌｋ１８で、最後尾空きアドレス・ポインタ・レジス
タ１１に廃棄処理にて空きとなったｃを格納する。
ス・ポインタ・レジスタ９−３に格納されているアドレ
スｃを取得し、ｃｌｋ１３で共有バッファ１３へ読み出
しアドレスとして出力する。共有バッファ１３は、ｃｌ
ｋ１４で、読み出しデータを出力する。クラスｎ先読み
レジスタ５−３は、ｃｌｋ１５で共有バッファ１３の出
力した読み出しデータを格納する。次に、共有バッファ
制御部７は、確保されていた空きアドレスがないため、
ｃｌｋ１８で、最後尾空きアドレス・ポインタ・レジス
タ１１に廃棄処理にて空きとなったｃを格納する。
【００５４】一方、ｃｌｋ１０で書き込み制御部１は、
クラス１に対する書き込み要求をクラス１の書き込み先
セレクタ３−１へ出力する。以下、ｃｌｋ２から９と同
様の手順で書き込みが行われるが、空きアドレスがなく
なったので、次先頭アドレスとしてｃｌｋ１６で、先頭
空きアドレス・ポインタ・レジスタ１０に、廃棄処理に
て空きとなったアドレスｃを格納する。
クラス１に対する書き込み要求をクラス１の書き込み先
セレクタ３−１へ出力する。以下、ｃｌｋ２から９と同
様の手順で書き込みが行われるが、空きアドレスがなく
なったので、次先頭アドレスとしてｃｌｋ１６で、先頭
空きアドレス・ポインタ・レジスタ１０に、廃棄処理に
て空きとなったアドレスｃを格納する。
【００５５】次に、第２の実施の形態について説明す
る。その基本的構成は第１の実施の形態と同じである
が、各クラスのデータ蓄積有無検出についてさらに工夫
している。その構成を図１１に示す。図１１は、図１に
おける書き込み制御部１、読み出し制御部２、書き込み
先レジスタ３−１、３−２、３−３、蓄積量カウンタ４
−１、４−２、４−３、先読みレジスタ５−１、５−
２、５−３を削除し、データ有無監視部１４−１、１４
−２、１４−３を追加している。
る。その基本的構成は第１の実施の形態と同じである
が、各クラスのデータ蓄積有無検出についてさらに工夫
している。その構成を図１１に示す。図１１は、図１に
おける書き込み制御部１、読み出し制御部２、書き込み
先レジスタ３−１、３−２、３−３、蓄積量カウンタ４
−１、４−２、４−３、先読みレジスタ５−１、５−
２、５−３を削除し、データ有無監視部１４−１、１４
−２、１４−３を追加している。
【００５６】第１の実施の形態においては、書き込み制
御部１及び読み出し制御部２によりデータのクラス分け
が行われていたが、本実施の形態においては、共有バッ
ファ制御部７が、書き込みクラス信号及び読み出しクラ
ス信号によりデータのクラス分けを行う。
御部１及び読み出し制御部２によりデータのクラス分け
が行われていたが、本実施の形態においては、共有バッ
ファ制御部７が、書き込みクラス信号及び読み出しクラ
ス信号によりデータのクラス分けを行う。
【００５７】共有バッファ１３は、第１の実施の形態に
おいては、先読みレジスタ５−１、５−２、５−３に各
クラスの最先のデータが入力されるため、２番目のデー
タから格納されていたが、本実施の形態においては、最
先のデータから格納される。
おいては、先読みレジスタ５−１、５−２、５−３に各
クラスの最先のデータが入力されるため、２番目のデー
タから格納されていたが、本実施の形態においては、最
先のデータから格納される。
【００５８】データ有無監視部１４−１、１４−２、１
４−３は、書き込みアドレス・ポインタ・レジスタ８−
１、８−２、８−３に格納されているアドレスと、読み
出しアドレス・ポインタ・レジスタ９−１、９−２、９
−３に格納されているアドレスとを比較することによ
り、該当クラスのデータの格納有無が検出できる。すな
わち、書き込みアドレス・ポインタ・レジスタ８−１、
８−２、８−３と読み出しアドレス・ポインタ・レジス
タ９−１、９−２、９−３に格納されているアドレスが
同一である場合、該当クラスに格納されているデータは
ない。
４−３は、書き込みアドレス・ポインタ・レジスタ８−
１、８−２、８−３に格納されているアドレスと、読み
出しアドレス・ポインタ・レジスタ９−１、９−２、９
−３に格納されているアドレスとを比較することによ
り、該当クラスのデータの格納有無が検出できる。すな
わち、書き込みアドレス・ポインタ・レジスタ８−１、
８−２、８−３と読み出しアドレス・ポインタ・レジス
タ９−１、９−２、９−３に格納されているアドレスが
同一である場合、該当クラスに格納されているデータは
ない。
【００５９】この格納有無信号が廃棄制御部６に入力さ
れることによって、第１の実施の形態と同等の優先廃棄
制御が可能となる。廃棄制御部６は、第１の実施の形態
においては、蓄積量カウンタ４−１、４−２、４−３か
らのデータ有無信号により共有バッファ１３にデータを
有するクラスを抽出していたが、本実施の形態において
は、データ有無監視部１４−１、１４−２、１４−３か
らの格納有無信号により共有バッファ１３にデータを有
するクラスを抽出する。
れることによって、第１の実施の形態と同等の優先廃棄
制御が可能となる。廃棄制御部６は、第１の実施の形態
においては、蓄積量カウンタ４−１、４−２、４−３か
らのデータ有無信号により共有バッファ１３にデータを
有するクラスを抽出していたが、本実施の形態において
は、データ有無監視部１４−１、１４−２、１４−３か
らの格納有無信号により共有バッファ１３にデータを有
するクラスを抽出する。
【００６０】第１の実施の形態にかかる共有バッファ制
御回路における書き込み先レジスタ３−１、３−２、３
−３、蓄積量カウンタ４−１、４−２、４−３、先読み
レジスタ５−１、５−２、５−３を削除したことによ
り、共有バッファ１３からの読み出し応答時間の短縮は
行えない。なぜなら、データ読み出し要求が入力された
際に、先読みレジスタ５−１、５−２、５−３からでは
なく、共有バッファ１３からデータを読み出さなければ
ならないからである。しかしながら、第１の実施の形態
の構成と比較すると、回路構成要素が減り、回路規模を
削減することができる。
御回路における書き込み先レジスタ３−１、３−２、３
−３、蓄積量カウンタ４−１、４−２、４−３、先読み
レジスタ５−１、５−２、５−３を削除したことによ
り、共有バッファ１３からの読み出し応答時間の短縮は
行えない。なぜなら、データ読み出し要求が入力された
際に、先読みレジスタ５−１、５−２、５−３からでは
なく、共有バッファ１３からデータを読み出さなければ
ならないからである。しかしながら、第１の実施の形態
の構成と比較すると、回路構成要素が減り、回路規模を
削減することができる。
【００６１】廃棄優先制御部６にあらかじめ設定されて
いる廃棄優先順位は、共有バッファ制御回路を制御する
図示しない装置全体を制御する制御部から設定される。
いる廃棄優先順位は、共有バッファ制御回路を制御する
図示しない装置全体を制御する制御部から設定される。
【００６２】
【発明の効果】以上の説明から明らかなように、本発明
にかかる共有バッファ制御回路及び共有バッファ制御方
法の第１の効果は、共有バッファにおける廃棄優先制御
を行うことができることである。その理由は、共有バッ
ファの空き領域がなくなったことによって廃棄優先順位
の高いデータの新たな書き込みが行えず、廃棄優先順位
の高いデータが廃棄されることを防ぐために、空き領域
の残量が１となった時、共有バッファに格納されている
データの内、廃棄優先の低いクラスのデータを廃棄し、
共有バッファの空き領域を確保するためである。また、
廃棄処理を行っているサイクルで書き込み要求が発生し
ても、最後の空き領域に書き込みを行うことにより、共
有バッファ溢れによる廃棄が起こることを防ぐことがで
きる。廃棄処理を行うサイクルと同じサイクルで共有バ
ッファに書き込みが行われ、このデータの廃棄優先度が
最も低い場合、このデータのクラスに対して廃棄処理が
行われる。
にかかる共有バッファ制御回路及び共有バッファ制御方
法の第１の効果は、共有バッファにおける廃棄優先制御
を行うことができることである。その理由は、共有バッ
ファの空き領域がなくなったことによって廃棄優先順位
の高いデータの新たな書き込みが行えず、廃棄優先順位
の高いデータが廃棄されることを防ぐために、空き領域
の残量が１となった時、共有バッファに格納されている
データの内、廃棄優先の低いクラスのデータを廃棄し、
共有バッファの空き領域を確保するためである。また、
廃棄処理を行っているサイクルで書き込み要求が発生し
ても、最後の空き領域に書き込みを行うことにより、共
有バッファ溢れによる廃棄が起こることを防ぐことがで
きる。廃棄処理を行うサイクルと同じサイクルで共有バ
ッファに書き込みが行われ、このデータの廃棄優先度が
最も低い場合、このデータのクラスに対して廃棄処理が
行われる。
【００６３】第２の効果は、共有バッファにおける廃棄
優先制御を行うに際して、書き込みデータを一時格納す
るための外部記憶手段が不要なことである。その理由
は、共有バッファの空き領域の残量が閾値を下回った
時、共有バッファに格納されているデータのうち、廃棄
優先の低いクラスのデータを廃棄することにより共有バ
ッファの空き領域が確保されるためである。
優先制御を行うに際して、書き込みデータを一時格納す
るための外部記憶手段が不要なことである。その理由
は、共有バッファの空き領域の残量が閾値を下回った
時、共有バッファに格納されているデータのうち、廃棄
優先の低いクラスのデータを廃棄することにより共有バ
ッファの空き領域が確保されるためである。
【００６４】第３の効果は、共有バッファへの書き込み
手順の簡略化による、書き込みサイクルの短縮化を図る
ことができることである。本来、書き込みが行われたア
ドレスの指し示す次のアドレスは、次の新たな書き込み
が行われないと確定できないが、各クラスの書き込みア
ドレス・ポインタ・レジスタにデータ書き込み時に新た
に割り当てられた空きアドレスを格納し、書き込みが行
われる時に書き込みデータの書き込みと同時に、各クラ
スに割り当てた空きアドレスの値を次のアドレス値とし
て書き込むことにより、後にデータが書き込まれたアド
レスに対して次のアドレス値を書きこむ目的で共有バッ
ファへ書き込み処理を行う必要がないためである。
手順の簡略化による、書き込みサイクルの短縮化を図る
ことができることである。本来、書き込みが行われたア
ドレスの指し示す次のアドレスは、次の新たな書き込み
が行われないと確定できないが、各クラスの書き込みア
ドレス・ポインタ・レジスタにデータ書き込み時に新た
に割り当てられた空きアドレスを格納し、書き込みが行
われる時に書き込みデータの書き込みと同時に、各クラ
スに割り当てた空きアドレスの値を次のアドレス値とし
て書き込むことにより、後にデータが書き込まれたアド
レスに対して次のアドレス値を書きこむ目的で共有バッ
ファへ書き込み処理を行う必要がないためである。
【００６５】第４の効果は、共有バッファからの読み出
し応答時間の短縮が行われていることである。その理由
は、各クラスに先読みバッファを設けることにより、デ
ータの読み出し要求に対して、共有バッファからデータ
を読み出す手順を行う前に、読み出しデータを出力する
ことができるからである。また、書き込まれたデータが
ないクラスに対して書き込みが行われた直後に読み出し
要求が入力された場合、書き込みデータは共有バッファ
に書き込まれることなく、直接先読みレジスタに書き込
まれているので、共有バッファへアクセスすることなく
データを出力することができ、読み出し応答時間を短く
できるからである。
し応答時間の短縮が行われていることである。その理由
は、各クラスに先読みバッファを設けることにより、デ
ータの読み出し要求に対して、共有バッファからデータ
を読み出す手順を行う前に、読み出しデータを出力する
ことができるからである。また、書き込まれたデータが
ないクラスに対して書き込みが行われた直後に読み出し
要求が入力された場合、書き込みデータは共有バッファ
に書き込まれることなく、直接先読みレジスタに書き込
まれているので、共有バッファへアクセスすることなく
データを出力することができ、読み出し応答時間を短く
できるからである。
【図１】第１の実施の形態における共有バッファ制御回
路の構成を説明するための回路図である。
路の構成を説明するための回路図である。
【図２】第１の実施の形態における共有バッファ制御回
路の動作を説明するための図である。
路の動作を説明するための図である。
【図３】第１の実施の形態における共有バッファ制御回
路の動作を説明するための図である。
路の動作を説明するための図である。
【図４】第１の実施の形態における共有バッファ制御回
路の動作を説明するための図である。
路の動作を説明するための図である。
【図５】第１の実施の形態における共有バッファ制御回
路の動作を説明するための図である。
路の動作を説明するための図である。
【図６】第１の実施の形態における共有バッファ制御回
路の動作を説明するための図である。
路の動作を説明するための図である。
【図７】第１の実施の形態における共有バッファ制御回
路の動作を説明するための図である。
路の動作を説明するための図である。
【図８】第１の実施の形態における共有バッファ制御回
路の動作を説明するための図である。
路の動作を説明するための図である。
【図９】第１の実施の形態における共有バッファ制御回
路の動作を説明するためのタイミングチャートである。
路の動作を説明するためのタイミングチャートである。
【図１０】第１の実施の形態における共有バッファ制御
回路の動作を説明するためのタイミングチャートであ
る。
回路の動作を説明するためのタイミングチャートであ
る。
【図１１】第２の実施の形態における共有バッファ制御
回路の構成を説明するための回路図である。
回路の構成を説明するための回路図である。
【図１２】従来技術における共有バッファ制御回路の構
成を説明するための回路図である。
成を説明するための回路図である。
１ 書き込み制御部
２ 読み出し制御部
３ 書き込み先セレクタ
４ 蓄積量カウンタ
５ 先読みレジスタ
６ 廃棄制御部
７ 共有バッファ制御部
８ 書き込みアドレス・ポインタ・レジスタ
９ 読み出しアドレス・ポインタ・レジスタ
１０ 先頭空きアドレス・ポインタ・レジスタ
１１ 最後尾空きアドレス・ポインタ・レジスタ
１２ 空き領域監視部
１３ 共有バッファ
１４ データ有無監視部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/56
H04L 13/08
Claims (3)
- 【請求項１】 複数のクラスのデータを処理する回路で
あって、 複数のクラスのデータを格納する共有バッファと、 前記共有バッファへのデータの入出力を制御する共有バ
ッファ制御部と、 書き込み要求信号、書き込みクラス信号及び書き込みデ
ータ信号を入力とする書き込み制御部と、 読み出し要求信号、読み出しクラス信号を入力とする読
み出し制御部と、 クラス毎に設けられ、前記書き込み要求信号及び前記書
き込みデータ信号を出力する書き込み先セレクタと、 クラス毎に設けられ、前記書き込みデータと前記読み込
みデータを一時保持する先読みレジスタと、 クラス毎に設けられ、前記共有バッファに格納されてい
るデータ数をカウントする蓄積量カウンタと、 クラス毎に設けられ、前記共有バッファにおけるデータ
の書き込みアドレスを格納する書き込みアドレスレジス
タと、 クラス毎に設けられ、前記共有バッファにおけるデータ
の読み出しアドレスを格納する読み出しアドレスレジス
タと、 クラスに廃棄優先順位を付す廃棄制御部と、 前記共有バッファの先頭空きアドレスを格納する先頭空
きアドレスレジスタと、 前記共有バッファの最後尾空きアドレスを格納する最後
尾空きアドレスレジスタと、 前記先頭空きアドレスレジスタの値と前記最後尾空きア
ドレスレジスタの値とを比較し、空き領域を監視する空
き領域監視部とを有することを特徴とする共有バッファ
制御回路 。 - 【請求項２】 共有バッファを用いて複数のクラスに分
けてデータを管理する共有バッファ制御方法であって、 入力データを該当するクラスに振り分ける入力データ振
り分け工程と、 該入力データ振り分け工程により振り分けられた入力デ
ータを、前記共有バッファに出力するか、各クラスごと
に設けられた各クラスの最先に入力されたデータを格納
している先読みレジスタに出力するかを選択する選択工
程と、 該選択工程により前記共有バッファに入力データが出力
されたとき、各クラスごとに設けられた各クラスの書き
込みアドレスを格納している書き込みアドレスレジスタ
に格納されているアドレスを取得する書き込みアドレス
取得工程と、 該書き込みアドレス取得工程により取得したアドレスに
前記入力データを書き込む入力データ書き込み工程と、 前記共有バッファの先頭空きアドレスを格納している先
頭空きアドレスレジスタに格納されているアドレスを更
新する先頭空きアドレス更新工程と、 該先頭空きアドレス更新工程により更新された先頭空き
アドレスレジスタに格納されているアドレスと、前記共
有バッファの最後尾アドレスを格納している最後尾空き
アドレスレジスタに格納されているアドレスとを比較す
る比較工程と、 該比較工程による比較の結果、アドレスが一致したと
き、前記共有バッファにデータを有するクラスの内、前
記廃棄優先順位の最も低いクラスのデータを対応する前
記先読みレジスタに上書きする上書き工程とを有するこ
とを特徴とする共有バッファ制御方法。 - 【請求項３】 データ読み出し要求が入力されたとき、
該読み出し要求を該当するクラスに振り分ける読み出し
要求振り分け工程と、 該読み出し要求振り分け工程により振り分けられ、読み
出し要求を受けた前記先読みレジスタから該先読みレジ
スタに格納されているデータを出力するデータ出力工程
と、 該データ出力工程により出力されたデータを格納してい
た先読みレジスタと対応する、各クラスごとに設けられ
た各クラスの読み出しアドレスを格納している読み出し
アドレスレジスタに格納されているアドレスを取得する
読み出しアドレス取得工程と、 該読み出しアドレス取得工程により取得したアドレスに
格納されているデータを、前記データ出力工程により出
力されたデータを格納していた先読みレジスタに読み出
すデータ読み出し工程と、 前記最後尾空きアドレスレジスタに格納されているアド
レスを更新する最後尾空きアドレス更新工程とをさらに
有することを特徴とする請求項２記載の共有バッファ制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34809599A JP3491583B2 (ja) | 1999-12-07 | 1999-12-07 | 共有バッファ制御回路及び共有バッファ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34809599A JP3491583B2 (ja) | 1999-12-07 | 1999-12-07 | 共有バッファ制御回路及び共有バッファ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168864A JP2001168864A (ja) | 2001-06-22 |
| JP3491583B2 true JP3491583B2 (ja) | 2004-01-26 |
Family
ID=18394714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34809599A Expired - Fee Related JP3491583B2 (ja) | 1999-12-07 | 1999-12-07 | 共有バッファ制御回路及び共有バッファ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3491583B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4609823B2 (ja) * | 2001-06-26 | 2011-01-12 | 古河電気工業株式会社 | データ中継方法およびその装置 |
-
1999
- 1999-12-07 JP JP34809599A patent/JP3491583B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001168864A (ja) | 2001-06-22 |
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