JP4853416B2 - イベントレコーダおよびこれを備えた電子機器 - Google Patents

Description

本発明は、イベントの発生および時刻を記録するイベントレコーダの割り込み発生方法、イベントレコーダおよびこれを備えた電子機器に関するものである。

イベントの発生とともに、このイベント発生を検出した時刻を内部メモリに記録するものには、リアルタイムクロックがある。特許文献１に開示されたリアルタイムクロックは、計時回路、イベント検出回路およびイベント記憶メモリ等を備えている。このリアルタイムクロックは、イベント検出回路でイベントの発生を検出すると、この固有のデータおよびイベントを検出した時点の時刻データをイベント記憶メモリに記憶している。また、このリアルタイムクロックは、イベント記憶メモリの残容量を検出する残容量検出回路と、残容量の低下を報知するレベルを設定する回路を備えることもできる。この場合、イベント記憶メモリの残容量が報知レベルに達すると、イベント検出回路が割り込み信号を出力するように構成すれば、イベント記憶メモリのオーバーフローが近くなった時に、リアルタイムクロックの外部に設けた制御部に割り込みをかけることになる。
特開２００３−１３２４７０号公報（５−７頁）

従来のリアルタイムクロックには、内部メモリを複数の領域に分割したものがある。すなわちリアルタイムクロックには、任意のアドレスで内部メモリを２分割して、その一方をユーザが使用する汎用メモリ領域（上位メモリ）とし、他方をイベントメモリ領域（下位メモリ）としているものがある。このリアルタイムクロックは、イベントの発生をイベントデータとして下位メモリに記録しているが、イベントの発生回数が多くなったりすると、下位からスタックしてきたイベントデータが上位メモリに達して、この上位メモリを上書きすることがあった。この場合、上位メモリに記録してあるユーザのデータが破壊されてしまう。

このようなデータの破壊を防止するには、ユーザが内部メモリに頻繁にアクセスして、下位メモリにイベントデータがどれくらい記録されているか把握すればよいが、この方法ではユーザに負担をかけることになる。またアクセスするタイミングが少しでも遅れると、上位メモリが上書きされてしまうことになる。

またリアルタイムクロックは、内部メモリを複数の領域に分割していない場合でも、イベントデータを記録することによって容量が一杯になると、新しいイベントデータが古いイベントデータを上書きしてしまい、古いイベントデータが破壊されてしまう。

本発明は、イベントレコーダに記録されるデータに不具合が発生するのを防止するイベントレコーダの割り込み発生方法、イベントレコーダおよびこれを備えた電子機器を提供することを目的とする。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］イベント発生時に時刻データを備えたイベント情報をメモリに記録するイ
ベントレコーダの割り込み発生方法であって、前記メモリが有する複数のアドレスのうち１つをアラーム発生アドレスとし、メモリスタックアドレスが前記アラーム発生アドレスと一致したときに割り込みを発生する、ことを特徴とするイベントレコーダの割り込み発生方法。
これによりイベントレコーダが単独で割り込みを発生できるので、ユーザが頻繁にイベントレコーダへアクセスする必要が無くなる。そして割り込みを発生することによって、メモリに記録されたイベント発生に時刻を付加したもの（イベント情報）を外部へ書き出す処理を行えるので、メモリに記録されたイベント情報が破壊されるのを防止できる。すなわちイベントレコーダに記録されるデータに不具合が発生するのを防止できる。

［適用例２］前記割り込みの発生として外部に割り込み信号を出力し、または前記割り込みの発生としてアラーム発生フラグの値を変更することを特徴とする適用例１に記載のイベントレコーダの割り込み発生方法。
これによりイベントレコーダに接続したユーザが、イベントレコーダの外部に出力された割り込み信号を入力することで、またはユーザがアラーム発生フラグの値を確認することで、割り込みの発生を確認できる。そして割り込みの発生を確認したユーザは、イベントレコーダのメモリからイベント情報を読み出すことができる。

［適用例３］時刻を計時し、時刻データを出力する計時部と、イベント発生を検出するイベント検出回路と、複数のアドレスを有し、前記時刻データを備えたイベント情報を記録するメモリと、前記複数のアドレスのうちいずれか１つをアラーム発生アドレスとして設定する設定レジスタと、前記イベント情報を記録するアドレスを設定し、この設定したアドレスが前記アラーム発生アドレスと一致すると割り込みを発生する制御回路と、を備えたことを特徴とするイベントレコーダ。

イベント発生および時刻をイベント情報としてメモリへ記録する際には、古いイベント情報から新しいイベント情報へ順番に記録されることとなる。このため新規にイベント情報を記録する場合に、この新規のイベント情報が記録されるメモリのアドレスがアラーム発生アドレスと一致すると、イベントレコーダが割り込みを発生できる。そして割り込みを発生することによって、メモリに記録されたイベント発生に時刻を付加したもの（イベント情報）を外部へ書き出す処理を行えるので、メモリに記録されたイベント情報が破壊されるのを防止できる。すなわちイベントレコーダに記録されるデータに不具合が発生するのを防止できる。

［適用例４］前記制御回路は、前記アドレスと前記アラーム発生アドレスとが一致したときに、前記割り込みの発生として割り込み信号を割り込み出力端子から外部へ出力し、または前記割り込みの発生として前記設定レジスタのアラーム発生フラグの値を変更する、ことを特徴としていることを特徴とする適用例３に記載のイベントレコーダ。
これにより割り込み出力端子に接続した演算処理装置が、イベントレコーダの外部に出力された割り込み信号を入力することで、またはイベントレコーダに接続した演算処理装置がアラーム発生フラグの値を確認することで、割り込みの発生を確認できる。そして演算処理装置は、イベントレコーダのメモリからイベント情報を読み出すことができる。

［適用例５］前記計時部は、ＢＣＤ形式で計時を行う第１の計時カウンタと、バイナリ形式で計時を行う第２の計時カウンタとを備え、前記時刻データを前記ＢＣＤ形式で前記メモリに記録していき、前記割り込みを発生すると、前記計時部が出力する前記時刻データの形式を前記ＢＣＤ形式から前記バイナリ形式に変更して前記時刻データを備えた前記イベント情報を前記メモリに記録してなることを特徴とする適用例３または４に記載のイベントレコーダ。
これにより時刻データを圧縮できるので、メモリに記録されたイベント情報を書き出す
までに時間がかかっても、イベント情報が破壊されるまでの時間を長くできる。よってイベント情報の破壊を防止できる。

［適用例６］前記設定レジスタは、記録桁設定手段を有しており、前記記録桁設定手段は、前記計時部が出力する前記時刻データの複数の時刻桁のうち、一部の桁である記録桁を選択した記録桁設定データを有し、前記制御回路は、前記記録桁設定データを入力して、この記録桁設定データで選択されている前記記録桁のみ前記時刻データを備えた前記イベント情報を前記メモリに記録してなる、ことを特徴とする適用例３ないし５のいずれかに記載のイベントレコーダ。
これにより時刻データの分解能を調整できるので、必要な時刻の桁のみメモリに記録できる。よってメモリに記録されるイベント情報のデータ量を圧縮できるので、メモリに記録されたイベント情報を書き出すまでに時間がかかっても、イベント情報が破壊されるまでの時間を長くでき、イベント情報の破壊を防止できる。

［適用例７］前記メモリは、複数のバンクを備えており、前記複数のバンクのうちいずれか１つのバンクに前記イベント情報を記録しているときに前記割り込みが発生すると、前記イベント情報の記録先を他のバンクに切り替えてなる、ことを特徴とする適用例３ないし６のいずれかに記載のイベントレコーダ。
これにより割り込みが発生したときに、別なバンクにイベント情報の記録先を切り替えることによって、古いイベント情報の破壊を防止できる。

［適用例８］適用例３ないし７のいずれかに記載のイベントレコーダは演算処理装置に接続されており、前記演算処理装置は、前記割り込みが発生すると、前記メモリに記録されたイベント情報の読み出し処理を行うことを特徴とするイベントレコーダを備えた電子機器。
これにより電子機器は、割り込み発生を確認すると、イベントレコーダのメモリに記録したイベント情報を読み出すことができるので、イベント情報が破壊されるのを防止できる。

以下に、本発明に係るイベントレコーダの割り込み発生方法、イベントレコーダおよびこれを備えた電子機器の実施形態について説明する。まず第１の実施形態について説明する。図１は第１の実施形態に係るイベントレコーダの構成を示すブロック図である。イベントレコーダ１０は、計時部１２、イベント検出回路２０、制御回路２４、メモリ３０、設定レジスタ３６および入出力処理回路４６を主に備えている。

計時部１２は、時刻を計時するために、圧電振動子１４、発振回路１６および計時回路１８を備えている。圧電振動子１４は、発振回路１６と接続しており、この発振回路１６から電気信号を入力すると、一定の周波数で振動する。そして発振回路１６は、圧電振動子１４との間で信号を増幅して発振することにより、圧電振動子１４が振動している周波数と同一の周波数の信号を源振として出力する。計時回路１８は、発振回路１６の後段に接続している。計時回路１８は、発振回路１６から入力した源振を分周して１［Ｈｚ］の周波数を得ると、この１［Ｈｚ］の信号を利用して、年、月、日、曜日、時、分および秒の計時を計時カウンタ１８ａで行っている。これにより計時回路１８は、年、月、日、曜日、時、分、秒の現在時刻を得て、これを内部に記憶している。

イベント検出回路２０は、イベントレコーダ１０の外面に設けたイベント入力端子２２と接続している。イベント検出回路２０は、イベント入力端子２２を介して外部からイベント発生信号を入力すると、イベント発生フラグ（Ｆｌａｇ_{ＥＶＥＮＴ}）を立てるようになっている。これによりイベント検出回路２０は、イベントの発生を検出している。

制御回路２４は、計時部１２およびイベント検出回路２０の後段に接続するとともに、イベントレコーダ１０の外面に設けた割り込み出力端子２６に接続している。また制御回路２４は、設定レジスタ３６およびメモリ３０に接続している。そして制御回路２４は、イベント検出回路２０や計時部１２からデータを読み込んだり、イベント発生および時刻（イベント情報）をメモリ３０へ書き込んだり等の様々な処理を行っている。なお制御回路２４に設けた書き込みアドレス（アドレス設定手段）２８は、メモリ３０（イベントメモリ領域３２）にイベント情報を書き込むアドレス値を設定している。すなわち書き込みアドレス２８は、メモリスタックアドレスを指定している。

メモリ３０は、イベントメモリ領域３２および汎用メモリ領域３４に２分割されている。イベントメモリ領域３２は、イベント情報を記録する領域となっており、汎用メモリ領域３４は、ユーザが使用するデータを記録する領域となっている。そしてイベントメモリ領域３２を構成するアドレスのうち、いずれか１つのアドレスをアラーム発生アドレス（ＡＤＲ_{ＡＬＡＲＭ}）としている。このアラーム発生アドレス（ＡＤＲ_{ＡＬＡＲＭ}）は、イベントメモリ領域３２の残容量が無くなっていることを知らせるアラームを発するために設定してあり、イベントメモリ領域３２を構成する最大のアドレス（ＡＤＲ_ＭＡＸ）以下に設定してある。なおアラーム発生アドレス（ＡＤＲ_{ＡＬＡＲＭ}）は、イベントレコーダ１０が搭載される電子機器の状況や、イベントが発生する頻度に応じて、前述の最大アドレス（ＡＤＲ_ＭＡＸ）よりも小さい値を設定して、イベントメモリ領域３２の容量が一杯になる前にアラームを出力することもできる。

設定レジスタ３６は、アラーム発生アドレス３８、アラーム有効フラグ（Ｆｌａｇ_{ＥＮＥＢＬＥ}）４０、記録桁設定データ４２およびイベント検出周期４４を記憶している。アラーム発生アドレス３８は、イベントメモリ領域３２を構成する複数のアドレスのうちいずれか１つをアラーム発生アドレス（ＡＤＲ_{ＡＬＡＲＭ}）にするために、このアラーム発生アドレス（ＡＤＲ_{ＡＬＡＲＭ}）の値を設定するものである。アラーム有効フラグ４０は、アラーム機能を有効にする、または無効にする設定を行っている。例えば、アラーム有効フラグ４０が「１」に設定されているときはアラーム機能が有効になり、「０」が設定されているときはアラーム機能が無効になるようにしてあればよい。したがってアラーム有効フラグ４０が「１」に設定されているときは、有効値を示し、アラーム発生処理を行う。これに対し、アラーム有効フラグが「０」に設定されているときは、有効値ではなく、アラーム発生処理を行わない。またイベント検出周期４４は、イベント検出回路２０でイベントの発生を検出したか否かを制御回路２４が確認する間隔を設定している。

また記録桁設定データ４２は、メモリ３０に時刻を記録する場合、年、月、日、曜日、時、分、秒のうち必要な桁のみをメモリ３０に記録するように、必要な桁（記録桁）の設定を行うデータとなっている。例えば、記録桁設定データ４２の各桁を１ビットで構成しておき、「０」を設定すると「記録しない」、「１」を設定すると「記録する」としておけばよい。そして合計７ビットの記録桁設定データ４２の各桁に「記録する」または「記録しない」の設定を行えばよい。より具体的な例としては、計時回路１８に記憶してある年、月、日、曜日、時、分、秒の時刻データの中から、記録桁として時および分の桁のみをメモリ３０に記録する場合、時桁および分桁を「１」と設定し、他の桁を「０」に設定すればよい。
これにより時刻の分解能を設定している。このような記録桁設定データ４２の設定は、設定レジスタ３６に設けた記録桁設定手段（図示せず）によって行われている。

入出力処理回路４６は、設定レジスタ３６およびメモリ３０に接続するとともに、イベントレコーダ１０の外面に設けたデータ入出力端子４８と接続している。そして入出力処理回路４６は、入出力インターフェースとなっており、設定レジスタ３６の内容を書き換
えるデータをイベントレコーダ１０の外部から入力して設定レジスタ３６に出力したり、メモリ３０に記録されているイベント情報等のデータをイベントレコーダ１０の外部に出力したり等の処理を行っている。
このようなイベントレコーダ１０は、リアルタイムクロックで構成することができる。

そしてイベントレコーダ１０は、電子機器に搭載されて、イベント情報をメモリ３０へ記録等している。図２は第１の実施形態に係るイベントレコーダを搭載した電子機器の構成を示すブロック図である。イベントレコーダ１０は、イベント発生デバイス５０および演算処理装置５２に接続している。すなわちイベントレコーダ１０のイベント入力端子２２は、イベント発生デバイス５０に接続している。またイベントレコーダ１０の割り込み出力端子２６は、演算処理装置５２の割り込み入力端子５４に接続している。さらにイベントレコーダ１０および演算処理装置５２は、それぞれに設けてあるデータ入出力端子４８，５６同士が接続している。これによりイベントレコーダ１０は、イベント発生デバイス５０からイベント発生信号を入力するようになっている。またイベントレコーダ１０は、割り込み信号を演算処理装置５２へ出力するとともに、演算処理装置５２との間でデータの送受信をするようになっている。

次に、イベントレコーダ１０の動作（イベントレコーダ１０の割り込み発生方法）について説明する。図３はイベントレコーダの動作を示すフローである。まずイベント発生デバイス５０は、例えばスイッチのオン／オフ等のイベントを生じると、イベント発生信号を出力する。イベントレコーダ１０は、イベント入力端子２２を介してイベント発生信号を入力する。そして図１に示すイベント検出回路２０は、イベント発生信号を入力するとこれを検出して、イベント発生フラグ（Ｆｌａｇ_{ＥＶＥＮＴ}）を立てる。すなわちイベント検出回路２０は、イベントの発生を検出していないことを示す「０」からイベントの発生を検出したことを示す「１」にイベント発生フラグを変更する。

制御回路２４は、設定レジスタ３６からイベント検出周期４４を入力しているので、この周期に応じてイベント検出回路２０でイベント発生を検出したか否かを確認する（Ｓ１０）。すなわち制御回路２４は、イベント発生フラグ（Ｆｌａｇ_{ＥＶＥＮＴ}）が「１」になっているか否かを判断する。制御回路２４は、Ｓ１０の結果、イベント検出回路２０がイベント発生を検出していなければ（Ｎｏの場合）、イベント発生の読み込み動作を中止し、次回のイベント検出周期４４が来た時にＳ１０の確認を行う。これに対し、制御回路２４は、イベント検出回路２０がイベント発生を検出していれば（Ｙｅｓの場合）、イベント検出回路２０からイベントが発生していることを読み込む。また制御回路２４は、イベント発生を入力すると、計時回路１８で記憶している現在時刻を読み込む。このとき制御回路２４は、設定レジスタ３６から記録桁設定データ４２を入力しているので、必要な桁の時刻データのみを入力している。

この後、制御回路２４は、メモリアラーム処理（割り込み発生処理）を行う。まず制御回路２４は、設定レジスタ３６のアラーム有効フラグ４０が有効値と等しいか否か判断する（Ｓ１２）。このＳ１２の結果、等しくなければ（Ｎｏの場合）、アラーム発生処理を行わず、イベント情報書き込み処理を行う。またＳ１２の結果、等しければ（Ｙｅｓの場合）、制御回路２４は、イベント情報を書き込むメモリ３０のアドレス値（ＡＤＲ_ＣＮＴ）がアラーム発生アドレス（ＡＤＲ_{ＡＬＲＡＭ}）に等しいか否か判断する（Ｓ１４）。すなわち制御回路は、これの内部に設けた書き込みアドレス２８で設定したメモリのアドレス値が、アラーム発生アドレスに等しいか否かを判断する。このＳ１４の結果、等しくなければ（Ｎｏの場合）、アラーム発生処理を行わずにイベント情報の書き込み処理を行う。またＳ１４の結果、等しければ（Ｙｅｓの場合）、制御回路２４は、アラーム発生処理を行う（Ｓ１６）。

すなわち制御回路２４は、割り込み出力端子２６を介して割り込み信号を出力する。そして図２に示す演算処理装置５２は、割り込み入力端子５４を介して割り込み信号を入力すると、イベントレコーダ１０のメモリ３０に記録してあるイベント情報を読み出す。この読み出しは、中央演算処理装置５２およびイベントレコーダ１０にそれぞれ設けてあるデータ入出力端子５６，４８を介して行う。そしてメモリ３０のアドレス値（ＡＤＲ_ＣＮＴ）は、このアドレス値に１対１に対応するデータ記憶領域にイベント情報が記録されていると「１」が設定されているので、演算処理装置５２がイベント情報の読み出しを完了すると、これらのアドレス値の設定を「０」に変更する。

そして制御回路２４は、Ｓ１２，Ｓ１４の判断においてＮｏとなった場合や、Ｓ１６の処理の後に、イベント情報をメモリ３０へ書き込む処理を行う（Ｓ１８）。すなわち制御回路の書き込みアドレス２８によって指定されたメモリのアドレス値（ＡＤＲ_ＣＮＴ）に１対１に対応しているデータ記憶領域へ、イベント情報を書き込む処理を行う。この後、この書き込みが行われたアドレス値（ＡＤＲ_ＣＮＴ）の設定に「１」を加算する（Ｓ２０）。

なおイベント情報をメモリ３０へ書き込むには、下位側のアドレスから上位側のアドレスへ順に移動させて書き込んでいってもよく、上位側のアドレスから下位側のアドレスへ順に移動させて書き込んでいってもよい。このためメモリ３０は、イベント情報が書き込まれる度に、このイベント情報が書き込まれたアドレス値から次に書き込まれるアドレス値に、書き込み位置を変更しなければならない。そしてメモリ３０では、イベント情報が書き込まれていないアドレス値を「０」に設定しており、イベント情報が書き込まれたアドレス値を「１」に設定している。よってＳ２０により、次に書き込まれるアドレス値を示すために、Ｓ１８により書き込まれたアドレス値の設定に「１」を加算している。
以上により、イベントレコーダ１０への書き込み処理が終了する。

なおイベントレコーダ１０の動作では、イベント情報書き込み処理（Ｓ１８〜Ｓ２０）をメモリアラーム処理（Ｓ１２〜Ｓ１６）の前に行うこともできる。図４はイベントレコーダの動作の変形例を示すフローである。図４に示すＳ３０，Ｓ３２は、図３に示すＳ１８，Ｓ２０にそれぞれ対応するものである。また図４に示すＳ３４，Ｓ３６，Ｓ３８は、図３に示すＳ１２，Ｓ１４，Ｓ１６にそれぞれ対応するものである。

図４に示すイベントレコーダ１０の動作では、まず図３に示す場合と同様に、イベント検出回路２０でイベント発生を検出したことの有無をイベント検出周期毎に制御回路２４が判断している（Ｓ１０）。Ｓ１０の結果、イベント検出回路２０がイベント発生を検出していなければ（Ｎｏの場合）、イベント発生の読み込み動作を中止する一方、イベント検出回路２０がイベントの発生を検出していれば（Ｙｅｓの場合）、イベント検出回路２０からイベント発生を読み込む。そして制御回路２４は、イベント発生を読み込むと、計時回路１８で記憶している現在時刻を読み込み、イベント発生および時刻をイベント情報としてメモリ３０へ書き込む処理を行う（Ｓ３０）。

これは、まずメモリ３０のアドレス値（ＡＤＲ_ＣＮＴ）にイベント情報を書き込む処理を行った後、前記のアドレス値（ＡＤＲ_ＣＮＴ）に１対１に対応しているメモリ３０のデータ記憶領域へ、イベント情報を書き込む処理を行う。この書き込み処理が終了すると、前記のアドレス値（ＡＤＲ_ＣＮＴ）の設定に「１」を加算する（Ｓ３２）。

この後、制御回路２４は、メモリアラーム処理（割り込み発生処理）を行う。まず制御回路２４は、設定レジスタ３６のアラーム有効フラグ４０が有効値と等しいか否か判断する（Ｓ３４）。制御回路２４は、Ｓ３４の結果、等しくなければ（Ｎｏの場合）メモリアラーム処理を終了する一方、等しければ（Ｙｅｓの場合）イベント情報が書き込まれたア
ドレス値（ＡＤＲ_ＣＮＴ）がアラーム発生アドレス（ＡＤＲ_{ＡＬＲＡＭ}）に等しいか否か判断する（Ｓ３６）。制御回路２４は、Ｓ３６の結果、等しくなければ（Ｎｏの場合）メモリアラーム処理を終了する一方、等しければ（Ｙｅｓの場合）アラーム発生処理を行う（Ｓ３８）。すなわち制御回路２４は、割り込み出力端子２６を介して割り込み信号を出力する。そして図２に示す演算処理装置５２は、割り込み入力端子５４を介して割り込み信号を入力すると、イベントレコーダ１０のメモリ３０に記録してあるイベント情報を読み出す。以上により、イベントレコーダ１０への書き込み処理が終了する。

このようなイベントレコーダ１０によれば、割り込み信号を発生させることで、電子機器は汎用メモリ領域３４の情報が上書きされる前に、イベント情報を読み出す等の保護処理を実行できる。これによりメモリ３０を複数の領域に分割する場合であっても、一方のメモリ領域に記録されるイベント情報によって、他のメモリ領域のデータが上書き等の破壊から免れるので、データ保護の信頼性が飛躍的に向上する。

またメモリ３０を単一の領域として使用する場合であっても、下位側（上位側）のアドレスから上位側（下位側）のアドレスへ順にイベント情報を記録していっても、下位側（上位側）のアドレスに記録したイベント情報が新しいイベント情報によって上書き等の破壊から免れるので、データ保護の信頼性が飛躍的に向上する。
またアラーム発生アドレス３８は、予測されるイベント発生頻度に応じて設定できるので、ユーザでの処理を容易にできる。

次に、第２の実施形態について説明する。図５は第２の実施形態に係るイベントレコーダの構成を示すブロック図である。イベントレコーダ１０は、計時部１２、イベント検出回路２０、制御回路２４、メモリ３０、設定レジスタ３６および入出力処理回路４６を備えている。そして第２の実施形態に係るイベントレコーダ１０は、第１の実施形態のものと略同様の構成になっているが、設定レジスタ３６の構成が異なり、また割り込み出力端子２６を備えていない点で異なっている。

この設定レジスタ３６は、アラーム発生フラグ（Ｆｌａｇ_{ＡＬＡＲＭ}）を備えるとともに、アラーム発生アドレス３８、アラーム有効フラグ４０、記録桁設定データ４２およびイベント検出周期４４を記憶している。アラーム発生フラグは、イベント情報をメモリ３０に書き込むアドレス値がアラーム発生アドレス３８と一致したときに、制御回路２４によって変更されるようになっている。なおアラーム発生アドレス３８、アラーム有効フラグ４０、記録桁設定データ４２およびイベント検出周期４４は、第１の実施形態で説明したものと同じ構成になっている。

このようなイベントレコーダ１０は、電子機器に搭載されて、イベント情報をメモリ３０へ記録等している。図６は第２の実施形態に係るイベントレコーダを搭載した電子機器の構成を示すブロック図である。イベントレコーダ１０は、イベント発生デバイス５０および演算処理装置５２に接続している。すなわちイベントレコーダ１０のイベント入力端子２２は、イベント発生デバイス５０に接続している。またイベントレコーダ１０のデータ入出力端子４８は、演算処理装置５２のデータ入出力端子５６に接続している。

そして、第２の実施形態に係るイベントレコーダ１０の動作については、図４や図５を用いて説明したものと同様の動作を行えばよい。この場合、制御回路２４は、図３に示すＳ１６のアラーム発生処理や、図４に示すＳ３８のアラーム発生処理を行うときに、割り込みを発生させて、設定レジスタ３６のアラーム発生フラグを立てている。すなわち制御回路２４は、イベント情報が書き込まれるアドレス値とアラーム発生アドレス３８とが等しければ、アラームが発生していないことを示す「０」からアラームが発生したことを示す「１」にアラーム発生フラグを変更する。

そして図６に示す演算処理装置５２は、イベントレコーダ１０の設定アドレスへ定期的にアクセスしてアラーム発生フラグを読み込んでいる。演算処理装置５２は、読み込んだアラーム発生フラグが「１」になっていれば、メモリアラームが発生したとみなし、メモリ残量が少なくなったためメモリ３０内のイベント情報を読み込む等の処理を行う。なおイベントレコーダ１０は、演算処理装置５２がイベント情報を読み込む等してメモリ残量が十分な状態になったら、アラーム発生フラグを「０」に戻す。

このようなイベントレコーダ１０によれば、アラーム発生フラグを立たせることで、ユーザはいずれかのメモリ領域の情報が上書きされる前に、イベント情報を読み出す等の保護処理を実行できる。またイベントレコーダ１０は、これ以外にも、第１の実施形態で説明したイベントレコーダ１０と同様の効果を奏することができる。

次に、第３の実施形態について説明する。第３の実施形態では、第１，２の実施形態で説明したイベントレコーダ１０において、メモリアラーム発生後に、新たに記録するイベント情報の圧縮を行う形態を説明する。すなわち前述したように、メモリアラームを発生すると、演算処理装置５２によってメモリ３０に記録されているイベント情報を読み出している。しかし演算処理装置５２によるイベント情報の読み出し開始が遅くなってしまい、演算処理装置５２によるイベント情報の読み出し前にメモリ３０の容量が一杯になってしまう場合や、イベントレコーダ１０に入力してくるイベントの量が多くて、演算処理装置５２によるイベント情報の読み出し前にメモリ３０の容量が一杯になってしまう場合等の発生が考えられる。このような問題が生じないように、第３の実施形態で説明するイベントレコーダ１０は、イベント情報の圧縮をできるようにした。なお圧縮するイベント情報は、時刻データである。

第３の実施形態に係るイベントレコーダ１０は、図１に示す形態と同様に、計時回路１８に計時カウンタ１８ａを備えているが、この計時カウンタ１８ａは、ＢＣＤ（Ｂｉｎａｒｙ Ｃｏｄｅｄ Ｄｅｃｉｍａｌ）で計時を行うものと、バイナリで計時を行うものとを有している。このイベントレコーダ１０は、通常、ＢＣＤの計時カウンタ（第１の計時カウンタ）から時刻を得て、これをメモリ３０に記録している。しかし、イベント情報が書き込まれるアドレス値とアラーム発生アドレス３８が一致した後では、バイナリの計時カウンタ（第２の計時カウンタ）から時刻を得て、これをメモリ３０に記録している。すなわちイベントレコーダ１０は、通常、図７（Ａ）に例示するＢＣＤで時刻を記録しているが、イベント情報が書き込まれるアドレス値とアラーム発生アドレス３８が一致した後では、図７（Ｂ）に例示するバイナリで時刻を記録している。

ここで図７は時間、分および秒の各桁をメモリに記録する場合を例示したものである。そして図７（Ａ）に示すＢＣＤ形式では、アドレス０が秒桁、アドレス１が分桁、アドレス２が時間桁を示しており、各桁が８ビット使用して、合計２４ビット使用することにより、時間、分、秒の時刻を示している。これに対し、図７（Ｂ）に示すバイナリ形式では、アドレス０のｂｉｔ０からｂｉｔ５が秒桁、アドレス０のｂｉｔ６，ｂｉｔ７およびアドレス１のｂｉｔ０からｂｉｔ３が分桁、アドレス１のｂｉｔ４からｂｉｔ７およびアドレス２のｂｉｔ０が時間桁を示しており、合計で１７ビット使用することにより時間、分、秒の時刻を示している。

このようにイベントレコーダ１０は、イベント情報が書き込まれるアドレス値とアラーム発生アドレス３８が一致したときを基準にしてＢＣＤ形式からバイナリ形式に変更し、さらに各時刻桁を１バイト毎に記録するのではなく、時刻データを詰めている。よってイベントレコーダ１０は、メモリ３０に記録する時刻データのｂｉｔ数を減らすことができる。

またイベントレコーダ１０は、アラームが発生すると自動的に時刻データを記録する形式を変更しているので、アラーム発生後に直ちにイベント情報の読み出し処理ができないユーザに対しても、最低限のデータ保護対策を行うことができる。

なお前述した第１ないし３の実施形態のイベントレコーダ１０においては、メモリ３０内に複数のバンクを設けることもできる。このようにすると、メモリアラームが発生したときに、別なバンクにイベント情報の記録先を切り替えることによって、古いイベント情報の破壊や、汎用メモリ領域３４に記録されたデータの破壊を防ぐことができる。

第１の実施形態に係るイベントレコーダの構成を示すブロック図である。 第１の実施形態に係るイベントレコーダを搭載した電子機器の構成を示すブロック図である。 イベントレコーダの動作を示すフローである。 イベントレコーダの動作の変形例を示すフローである。 第２の実施形態に係るイベントレコーダの構成を示すブロック図である。 第２の実施形態に係るイベントレコーダを搭載した電子機器の構成を示すブロック図である。 時間、分および秒の各桁をメモリに記録する場合を例示したものである。

符号の説明

１０………イベントレコーダ、１２………計時部、２０………イベント検出回路、２４………制御回路、３０………メモリ、３６………設定レジスタ、３８………アラーム発生アドレス、４２………記録桁設定データ、４４………イベント検出周期、５０………イベント発生デバイス、５２………演算処理装置。

Claims (6)

1. 時刻を計時し、時刻データを出力する計時部と、
   イベント発生を検出するイベント検出回路と、
   複数のアドレスを有し、前記時刻データを備えたイベント情報を記録するメモリと、
   前記複数のアドレスのうちいずれか１つをアラーム発生アドレスとして設定する設定レジスタと、
   前記イベント情報を記録するアドレスを設定し、この設定したアドレスが前記アラーム発生アドレスと一致すると割り込みを発生する制御回路と、を備え、
   前記計時部は、ＢＣＤ形式で計時を行う第１の計時カウンタを少なくとも有し、
   前記時刻データを前記ＢＣＤ形式で前記メモリに記録していき、前記割り込みを発生すると、前記計時部が出力する前記時刻データの形式を前記ＢＣＤ形式からバイナリ形式に変更して前記時刻データを備えた前記イベント情報を前記メモリに記録してなることを特徴とするイベントレコーダ。
2. 前記計時部は、バイナリ形式で計時を行う第２の計時カウンタを有することを特徴とする請求項１記載のイベントレコーダ。
3. 前記制御回路は、
   前記アドレスと前記アラーム発生アドレスとが一致したときに、前記割込みの発生として割込み信号を割込み出力端子から出力し、
   または前記割込みの発生として前記設定レジスタのアラーム発生フラグの値を変更することを特徴とする請求項１または２に記載のイベントレコーダ。
4. 前記設定レジスタは、記録桁設定手段を有しており、
   前記記録桁設定手段は、前記計時部が出力する前記時刻データの複数の時刻桁のうち、一部の桁である記録桁を選択した記録桁設定データを有し、
   前記制御回路は、前記記録桁設定データを入力して、この記録桁設定データで選択されている前記記録桁のみ前記時刻データを備えた前記イベント情報を前記メモリに記録してなる、ことを特徴とする請求項１乃至３に記載のイベントレコーダ。
5. 前記メモリは、複数のバンクを備えており、
   前記複数のバンクのうちいずれか１つのバンクに前記イベント情報を記録しているときに前記割り込みが発生すると、前記イベント情報の記録先を他のバンクに切り替えてなる、ことを特徴とする請求項１乃至４のいずれかに記載のイベントレコーダ。
6. 請求項１乃至５のいずれかに記載のイベントレコーダは演算処理装置に接続されており、
   前記演算処理装置は、前記割り込みが発生すると、前記メモリに記録されたイベント情報の読み出し処理を行うことを特徴とするイベントレコーダを備えた電子機器。

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