JP5008688B2 - 時素リレー - Google Patents

Description

この発明は、例えば鉄道信号分野で使用する時素リレー、特に各種機能を選択して利用して汎用性に富む時素リレーに関する。

鉄道信号分野では連動装置や踏切制御、出発案内等に、時間を遅延させて一定の時素を持たせる時素リレーが多く用いられている。従来の時素リレーは小型のリレーとＳＣＲやトランジスタ等の電子回路を組み合わせて構成し、起動指令が入力すると時素計数動作を開始し、規定時間になると内蔵するリレーを駆動して接点出力をするものが使用されている。この時素リレーの時素計数方法にはシンクロナスモータを使用したモータ方式やコンデンサと抵抗を使用したＣＲ方式が用いられている。

また、マイクロエレクトロニクス化した時素リレーが、例えば特許文献１や特許文献２に開示されている。特許文献１に示された時素リレーは、刻時信号とウインドウ監視信号を出力する中央処理装置を２組設け、交互計数動作監視手段で一方の中央処理装置からの刻時信号を他方の中央処理装置のウインドウ監視信号で交互に監視して、周囲温度の変化による時素の変化を極めて高い確率で検出するようにしている。

また、特許文献２に示された時素リレーは、２つの中央処理装置にそれぞれ接続された発振器からのクロック信号を各中央処理装置で計数しているときに、交互に割込み信号を発生し、この割込み信号に同期して互いの計時動作が正常であることを監視し、両系の動作状態が一致することを確認し、計時している時素が２つの中央処理装置にそれぞれ接続された設定器に設定されている設定時素に達したときに時素経過信号を出力するようにしている。

鉄道信号分野では、制御内容に応じて多種類の動作時間と異なる動作モードが使用されている。このためリレーを使用した時素リレーの機種は非常に多く使用されるとともに、周囲温度や電源電圧の変動により時素が変化する場合もある。

また、特許文献１や特許文献２に示された時素リレーもあらかじめ中央処理装置に接続された設定器に設定された時素と動作モードにより動作時間と緩動や緩放の動作モードが定まるため、設定時素や動作モードを変えるときには、時素リレー内部に設けられた設定器の設定を変えるか、設定器自体を交換する必要があり、動作時間や動作モードを変えることは容易でなく、リレーを使用した時素リレーと同様に多機種の時素リレーが必要であり、汎用性にかけるという問題がある。

この発明は、このような問題を解消し、多種類の動作時間と異なる動作モードが設定できるとともに動作時間と動作モードを選択して利用でき、汎用性に富む時素リレーを提供することを目的とするものである。

この発明の時素リレーは、入力回路と出力回路と記憶装置と中央処理装置及び書込器インタフェースを有し、前記入力回路は、それぞれ異なる制御入力をそれぞれ入力する複数の入力インタフェースを有し、該制御入力を前記中央処理装置に出力し、前記出力回路は、前記中央処理装置で演算した限時出力を出力する複数の出力インタフェースを有し、前記記憶装置は、複数の設定時素、及び時素計数の論理処理を行うための複数のコマンドが格納され、前記中央処理装置は、前記入力回路から入力する前記制御入力に応じて前記記憶装置に格納されている前記コマンドにより、前記論理処理及び前記設定時素を選択し、前記選択された前記論理処理によって論理計算を行って該選択された設定時素の時素計数を求め、更に、該時素計数に基づいて前記限時出力を演算し、前記書込器インタフェースは、前記記憶装置に前記設定時素及び前記論理処理を示す前記コマンドを格納するとき、外部の書込器から入力する前記設定時素及び前記論理処理を示すコマンドを前記中央処理装置に出力し、前記中央処理装置は、入力した該設定時素及び該論理処理を示す該コマンドを前記記憶装置に格納することを特徴とする。

前記記憶装置に格納される前記時素計数の論理処理を行うためのコマンドは、入出力を示す情報、前記設定時素及び前記論理処理を示す演算子を有することを特徴とする。

また、前記中央処理装置は、前記書込器から前記書込器インタフェースを介して入力するコマンドにより前記記憶装置に格納した前記設定時素又は前記論理処理を示すコマンドを書き換えることを特徴とする。

この発明は、複数の入力インタフェースを有する入力回路から入力する制御入力に応じて中央処理装置で記憶装置に格納されているコマンドにより論理処理と設定時素を選択して論理計算を行って限時出力を出力するとともに、論理計算するための必要な設定時素と論理処理を示すコマンドを書込器インタフェースから入力して記憶装置に格納するから、１台の時素リレーで複数の制御入力に応じて記憶装置に格納されたコマンドと設定時素を使用して各種計時処理を行って時素設定範囲を大幅に拡大するとともに計時する時素の精度を高めることができる。

また、記憶装置に格納した設定時素や論理処理を示すコマンドを外部の書込器から入力する設定時素や論理処理を示すコマンドを適宜書き換えることができるから、時素リレーの動作時間や緩動や緩放の動作モードを任意に設定することができ、汎用性を高めることができる。

この発明の時素リレーの構成を示すブロック図である。 記憶装置の構成図である。 時素リレーの動作を示すフローチャートである。 計時処理における内部論理計算処理を示すフローチャートである。 計時演算とスタック変数更新処理を示すフローチャートである。 時素リレーの入出力の一例を示す波形図である。

図１は、この発明の時素リレーの構成を示すブロック図である。図に示すように、時素リレー１０は、入力回路１１と出力回路１２と中央処理装置（ＣＰＵ）１３と記憶装置１４及び書込器インタフェース１５を有する。入力回路１１は複数、例えば４つの制御入力１〜制御入力４を入力してＣＰＵ１３に出力する４つの入力インタフェースを有する。出力回路１２も複数、例えば２つの限時出力１と限時出力２を出力する出力インタフェースを有する。ＣＰＵ１３は入力回路１１から制御入力を入力すると、記憶装置１４に格納されている論理処理を示すコマンドにより論理計算を行って限時出力を出力回路１２に出力する。記憶装置１４には、図２の構成図に示すように、変数用メモリエリア２１とカウンタ変数用エリア２２とスタックエリア２３及びコマンドエリア２４を有する。変数メモリエリア２１は入力用エリア３１と出力用エリア３２及びワーク用エリア３３を有する。入力用エリア３１は制御入力１〜制御入力４のそれぞれのアドレスを有し、入力回路１１から入力した制御入力１〜制御入力４の入力データをそれぞれのアドレスに格納する。出力用エリア３２は限時出力１と限時出力２のそれぞれのアドレスを有し、出力データをそれぞれのアドレスに格納する。ワーク用エリア３３は論理計算の中間データを格納する。カウンタ変数用エリア２２には複数の設定時素Ｔ１〜Ｔｎのカウント値をカウンタ変数として格納する。スタックエリア２３はＣＰＵ１３で論理計算に必要な情報を「１」と「０」で一時的に格納する。コマンドエリア２４には複数、例えば下記コマンド１〜３に示すように、論理処理と設定時素を示す各種コマンドを格納する。
コマンド１；入力１．入力２．OR．ONDLY．Ｔ１．EQU．出力１．
コマンド２；入力３．ONDLY．Ｔ２．EQU．出力１．
コマンド３；入力４．PFFDLY．Ｔ３．EQR．出力２．
書込器インタフェース１５はカウンタ変数用エリア２２に複数の設定時素Ｔ１〜Ｔｎを格納するときやコマンドエリア２４に論理処理と設定時素を示すコマンドを格納するとき、外部の書込器１６が接続され、書込器１６から入力する設定時素Ｔ１〜Ｔｎや論理処理を示すコマンドをＣＰＵ１３に出力する。ＣＰＵ１３は入力した設定時素Ｔ１〜Ｔｎや論理処理を示すコマンドを記憶装置１４に格納する。この記憶装置１４に格納した設定時素や論理処理を示すコマンドを書込器１６により適宜書き換えることができる。したがって時素リレー１０の動作時間や動作モードを任意に設定することができる。

この時素リレー１０の動作を図３と図４及び図５のフローチャートと図６の波形図を参照して説明する。時素リレー１０に制御入力１〜制御入力４のいずれか１つ又は複数、例えば制御入力１と制御入力２が入力開始すると、図３のフローチャートに示すように、入力回路１１は入力開始した制御入力１と制御入力２を読み取りＣＰＵ１３に出力する（ステップＳ１）。ＣＰＵ１３は制御入力１と制御入力２が入力したことを確認して制御入力１と制御入力２の入力データを記憶装置１４の変数用メモリエリア２１の入力用エリア３１の制御入力１のアドレスと制御入力２のアドレスに格納して計時処理をするため内部論理計算を開始する（ステップＳ２）。内部論理計算を開始すると、ＣＰＵ１３は、図４のフローチャートに示すように、記憶装置１４のコマンド用エリア２４に格納されているコマンドを読み込む（ステップＳ１１）。このコマンドを読み込むとき、制御入力１と制御入力２が入力されているから、例えば前記コマンド１を逐次読み込む。そして最初に読み込んだ情報が演算子、すなわち、ＯＲやＯＮＤＬＹ、ＯＦＦＤＬＹ、ＥＱＵであるかどうかを判定し（ステップＳ１２）、例えばコマンド１のように入力１を読み込むと、制御入力１は演算子でないので記録装置１４のスタックエリア２３に「１」を一時格納する（ステップＳ１３）。次に、ＣＰＵ１３はコマンド１の次の情報を読み込み、読み込んだ情報が制御入力２であるのでスタック２３に「０」を一時格納する。この処理をコマンド１から演算子を読み込むまで繰り返す（ステップＳ１１〜Ｓ１３）。

そして演算子を読み込むと（ステップＳ１２）、その演算子が例えばコマンド１の終端を示す終端演算子かどうかを判定する（ステップＳ１４）。そして読み込んだ演算子が終端演算子でない場合は、時素を持つ演算子、例えばＯＮＤＬＹ、ＯＦＦＤＬＹであるかどうかを判定し（ステップＳ１５）、時素を持つ演算子でない場合は、出力する演算子であるかどうかを判定する（ステップＳ１６）。この判定の結果、出力する演算子でなく、ＯＲやＡＮＤを示す演算子の場合は、その演算子に基づいてスタックエリア２３に一時格納した変数を読み取り演算し、演算した結果をスタックエリア２３に一時格納する（ステップＳ１６，Ｓ２０）。例えばコマンド１で演算子ＯＲを読み込むと、スタックエリア２３に格納した入力１を示す「１」と入力２を示す「０」のオアを演算し、演算した結果の「１」をスタックエリア２３に一時格納する。また、演算子がＡＮＤの場合は、演算した結果の「０」をスタックエリア２３に一時格納する。

その後、ＣＰＵ１３は次に読み込んだ演算子が時素を持つ演算子かどうかを判定し（ステップＳ１１〜Ｓ１７）、読み込んだ演算子が時素を持つ演算子、例えばコマンド１のＯＮＤＬＹの場合は、記憶装置１４のカウンタ変数用エリア２２から時素を持つ演算子で特定している時素、例えばＴ１に相当するカウンタ変数を読み込み（ステップＳ１８）、計時演算とカウンタ変数の更新を逐次行い、演算した結果をスタックエリア２３に格納する（ステップＳ１９，Ｓ２０）。

このＣＰＵ１３の計時演算とカウンタ変数の更新処理は、図５のフローチャートに示すように、読み込んだ時素を持つ演算子がＯＮＤＬＹかＯＦＦＤＬＹかを判定し（ステップＳ３１）、ＯＮＤＬＹの場合は、スタックエリア２３に格納してある変数が「１」であるか否を判定し（ステップＳ３２）、スタックエリア２３に格納してある変数が「１」の場合は、カウンタ変数が「０」であるかどうかを判定し（ステップＳ３３）、カウンタ変数が「０」でない場合は、カウンタ変数から１を減算し（ステップＳ３４）、演算結果を「０」としてスタックエリア２３に一時格納する（ステップＳ３５）。そしてＣＰＵ１３は次に読み込んだ演算子が出力する演算子、例えばコマンド１に示すように出力１の場合は（ステップＳ１１〜Ｓ１５）、スタックエリア２３に格納した演算結果を読み出して出力用エリア３２の出力１のアドレスに書き出して（ステップＳ２１）、図３に示すように、出力回路１２を駆動して限時出力１を出力させる（ステップＳ３）。

この処理を繰り返してカウンタ変数が「０」になると（ステップＳ３３）、カウンタ変数を「０」のままとして（ステップＳ３６）、演算結果を「１」としてスタックエリア２３に一時格納し（ステップＳ３７）、出力用エリア３２の限時出力１のアドレスに「１」を書き出して出力回路１２を駆動して図６の波形図に示すように限時出力１を「１」にする。この演算とカウンタ変数の更新を逐次行い、図６に示すように、例えば制御入力１と制御入力２より所定時素Ｔ１だけ遅延した限時出力１を出力する。また、時素を持つ演算子がＯＮＤＬＹでスタックされた変数が「１」でない場合は、カウンタ変数を初期値に書換え、演算結果を「０」にしてスタックエリア２３に格納する。

さらに、読み込んだ時素を持つ演算子がＯＦＦＤＬＹの場合は、スタックエリア２３に格納してある変数が「１」であるか否を判定し（ステップＳ４０）、スタックエリア２３に格納してある変数が「０」の場合は、カウンタ変数が「０」であるかどうかを判定し（ステップＳ４１）、カウンタ変数が「０」でない場合は、カウンタ変数から１を減算し（ステップＳ４２）、演算結果を「１」としてスタックエリア２３に一時格納する（ステップＳ４３）。そしてＣＰＵ１３は次に読み込んだ演算子が出力する演算子の場合は（ステップＳ１１〜Ｓ１５）、スタックエリア２３に格納した演算結果を読み出して出力用エリア３２のコマンドで指定されているアドレスに書き出して（ステップＳ２１）、出力回路１２を駆動して出力させる。

この処理を繰り返してカウンタ変数が「０」になると（ステップＳ４１）、カウンタ変数を「０」のままとして（ステップＳ４４）、演算結果を「０」としてスタックエリア２３に一時格納し（ステップＳ４５）、出力用エリア３２の所定のアドレスの「０」を書き出して出力回路１２を駆動して出力させる。この演算とカウンタ変数の更新と出力処理を逐次行う。また、時素を持つ演算子がＯＦＦＤＬＹでスタックされた変数が「１」の場合は、カウンタ変数を初期値に書換え（ステップＳ４０，Ｓ４６）、演算結果を「１」にしてスタックエリア２３に格納する（ステップＳ４７）。

また、例えば制御入力３や制御入力４が時素リレー１０に入力した場合、ＣＰＵ１３は記憶装置１４のコマンド用エリア２４に格納したコマンド２やコマンド３により計時処理をするため内部論理計算を行って計時処理御を行う。

このようにして１台の時素リレー１０で制御入力１〜制御入力４に応じてコマンド用エリア２４に格納された複数のコマンド１〜コマンド３を使用して各種計時処理を行うことにより、時素設定範囲を大幅に拡大することができるとともに計時する時素の精度を高めることができる。

また、記憶装置１４に格納した設定時素や論理処理のコマンドを書込器１６で適宜書き換えることができるから、時素リレー１０の動作時間や緩動や緩放の動作モードを任意に設定することができ、汎用性を高めることができる。

１０；時素リレー、１１；入力回路、１２；出力回路、１３；ＣＰＵ、
１４；記憶装置、１５；書込器インタフェース、１６；書込器、
２１；変数用メモリエリア、２２；カウンタ変数用エリア、２３；スタックエリア、
２４；コマンドエリア、３１；入力用エリア、３２；出力用エリア、
３３；ワーク用エリア。

特公平７−５５６５８号公報 特許第３２７３２３４号公報

Claims (3)

1. 入力回路と出力回路と記憶装置と中央処理装置及び書込器インタフェースを有し、
   前記入力回路は、それぞれ異なる制御入力をそれぞれ入力する複数の入力インタフェースを有し、該制御入力を前記中央処理装置に出力し、
   前記出力回路は、前記中央処理装置で演算した限時出力を出力する複数の出力インタフェースを有し、
   前記記憶装置は、複数の設定時素、及び時素計数の論理処理を行うための複数のコマンドが格納され、
   前記中央処理装置は、前記入力回路から入力する前記制御入力に応じて前記記憶装置に格納されている前記コマンドにより、前記論理処理及び前記設定時素を選択し、前記選択された前記論理処理によって論理計算を行って該選択された設定時素の時素計数を求め、更に、該時素計数に基づいて前記限時出力を演算し、
   前記書込器インタフェースは、前記記憶装置に前記設定時素及び前記論理処理を示す前記コマンドを格納するとき、外部の書込器から入力する前記設定時素及び前記論理処理を示すコマンドを前記中央処理装置に出力し、前記中央処理装置は、入力した該設定時素及び該論理処理を示す該コマンドを前記記憶装置に格納することを特徴とする時素リレー。
2. 前記記憶装置に格納される前記時素計数の論理処理を行うためのコマンドは、入出力を示す情報、前記設定時素及び前記論理処理を示す演算子を有することを特徴とする請求項１記載の時素リレー。
3. 前記中央処理装置は、前記書込器から前記書込器インタフェースを介して入力するコマンドにより前記記憶装置に格納した前記設定時素又は前記論理処理を示すコマンドを書き換えることを特徴とする請求項１又は２記載の時素リレー。

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