JP4936271B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に係る発明であり、特に、ユーザ領域と冗長領域とを備える半導体記憶装置に関する。

不良ビットを内包する不揮発性メモリ（以下、メモリアレイと称する）を備える半導体記憶装置において、当該メモリアレイは、ユーザ領域と冗長領域とを備えている。ここで、ユーザ領域は、ユーザデータが記憶される領域であり、冗長領域は、たとえばエラー訂正符号や不良マップ等の冗長データが記憶される領域である。当該ユーザ領域と冗長領域とを備えるメモリアレイの構成として従来、特許文献１に開示されているものが存在する。

特許文献１に係わるメモリアレイでは、各ページ毎に、ユーザ領域と冗長領域とが対で構成されている。ここで、当該冗長領域は、当該ユーザ領域に付加される態様で構成されている。また、各冗長領域は、当該冗長領域と対を形成しているユーザ領域を訂正等するために機能する。また、冗長領域容量は、ユーザ領域の容量に比べてはるかに小さい。

特開平８−２３５０２８号公報

しかし、特許文献１に係わるメモリアレイ構成では、冗長領域から冗長データを読み出すための専用の回路が必要な場合がある。しかし、当該専用の回路を別途設けることは、製造コストの増加につながる。また、当該専用の回路をテストするための余分なテスト項目を追加することにつながり、半導体記憶装置のテストが煩雑化する。

また、特許文献１に係わるメモリアレイ構成では、冗長領域としてのメモリ領域は、冗長データを記憶させるためだけとしか機能せず、またユーザ領域としてのメモリ領域は、ユーザデータを記憶させるためだけとしか機能できなかった。

つまり、冗長領域としてのメモリ領域は、ユーザ領域として使用できず、ユーザ領域としてのメモリ領域は、冗長領域として使用できなかった。これでは、メモリアレイの個体差に応じて、冗長領域を適正な構成位置に配置することができない。

そこで、本発明は、冗長領域から冗長データを読み出すための専用回路等を必要とせず、またメモリアレイ領域において、自由に冗長領域の構成配置を変化させることができる半導体記憶装置を提供することを目的とする。

上記の目的を達成するために、本発明に係る請求項１に記載の半導体記憶装置は、メモリアレイを備える半導体記憶装置において、前記メモリアレイは、ユーザデータが記憶されるユーザ領域と、冗長データが記憶される冗長領域とを、備えており、前記ユーザ領域および前記冗長領域は各々、所定のページ単位で構成されており、メモリアレイ内の領域をユーザ領域としても冗長領域としても使用でき、所定の前記ユーザデータが記憶される前記ユーザ領域におけるアドレスを示すユーザアドレスに関する情報と、前記所定のユーザデータに対応する前記冗長データが記憶されている、前記冗長領域におけるアドレスを示す冗長アドレスに関する情報とを含む、読み出しコマンドが外部から入力されるＩ／Ｏ部と、前記ユーザアドレスに関する情報に基づいて、前記ユーザ領域から前記所定のユーザデータを読み出し、前記冗長アドレスに関する情報に基づいて、前記冗長領域から前記所定のユーザデータに対応する前記冗長データを読み出すコントローラ部とを、さらに備えている。

また、請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記冗長アドレスに関する情報は、相対アドレッシングで使用されるアドレス値またはインデックス値であり、オフセット値の設定が可能な冗長アドレスオフセットレジスタを、さらに備えており、前記コントローラ部は、前記アドレス値または前記インデックス値、および前記冗長アドレスオフセットレジスタに設定されている前記オフセット値に基づいて、前記冗長領域から前記所定の冗長データを読み出す。

また、請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置であって、前記冗長アドレスオフセットレジスタは、外部機器の操作により、前記オフセット値の設定が可能である。

また、請求項４に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記冗長アドレスに関する情報は、前回のアドレスからの変化量であり、前記コントローラ部は、前記前回のアドレスからの変化量に基づいて今回のアドレスを指定し、当該今回のアドレスに基づいて前記冗長領域から前記所定のユーザデータに対応する前記冗長データを読み出す。

また、請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記冗長アドレスに関する情報は、前記ユーザアドレスに関する情報と前記冗長アドレスとの対応関係が記述されており、当該対応関係に従って、入力された前記ユーザアドレスに関する情報から、対応する前記冗長アドレスを導出することが規定された計算式であり、前記コントローラ部は、受信した前記読み出しコマンド中の前記ユーザアドレスに関する情報を前記計算式へ入力することにより、当該ユーザアドレスに関する情報に対応する前記冗長アドレスを導出し、導出した前記冗長アドレスに基づいて前記冗長領域から前記所定のユーザデータに対応する前記冗長データを読み出す。

また、請求項６に記載の半導体記憶装置は、請求項１ないし請求項５のうちのいずれか１項に記載の半導体記憶装置であって、前記冗長領域から読み出した前記冗長データを一時的に格納することができる冗長データ記憶レジスタを、さらに備えている。

本発明の請求項１に記載の半導体記憶装置では、メモリアレイを備える半導体記憶装置において、前記メモリアレイは、ユーザデータが記憶されるユーザ領域と、冗長データが記憶される冗長領域とを、備えており、前記ユーザ領域および前記冗長領域は各々、所定のページ単位で構成されており、メモリアレイ内の領域をユーザ領域としても冗長領域としても使用できる。したがって、冗長領域から冗長データを読み出すための専用回路を要さない。よって、製造コストの削減およびテストの煩雑化を防止することができる。また、上記構成に起因して、メモリアレイ内において冗長領域の位置を自由に変更することもできる。

また、請求項１に記載の半導体記憶装置は、所定の前記ユーザデータが記憶される前記ユーザ領域におけるアドレスを示すユーザアドレスに関する情報と、前記所定のユーザデータに対応する前記冗長データが記憶されている、前記冗長領域におけるアドレスを示す冗長アドレスに関する情報とを含む、読み出しコマンドが外部から入力されるＩ／Ｏ部と、前記ユーザアドレスに関する情報に基づいて、前記ユーザ領域から前記所定のユーザデータを読み出し、前記冗長アドレスに関する情報に基づいて、前記冗長領域から前記所定のユーザデータに対応する前記冗長データを読み出すコントローラ部とを、さらに備えている。したがって、メモリアレイから当該一読み出しコマンドに基づいて、所定のユーザデータおよびこれに対応する冗長データを読み出すことができる。つまり、所定のユーザデータおよびこれに対応する冗長データの読み出し処理の高速化を図ることができる。

また、請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記冗長アドレスに関する情報は、相対アドレッシングで使用されるアドレス値またはインデックス値であり、オフセット値の設定が可能な冗長アドレスオフセットレジスタを、さらに備えており、前記コントローラ部は、前記アドレス値または前記インデックス値、および前記冗長アドレスオフセットレジスタに設定されている前記オフセット値に基づいて、前記冗長領域から前記所定の冗長データを読み出す。したがって、相対アドレッシング方式の下、請求項１に記載の構成を有するメモリアレイから所定の冗長データを読み出すことができる。

また、請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置であって、前記冗長アドレスオフセットレジスタは、外部機器の操作により、前記オフセット値の設定が可能である。したがって、外部機器の操作により、冗長領域の開始アドレスを自由に変更できる。つまり外部操作により、メモリアレイにおける冗長領域の位置を自由に変更することができる。

また、請求項４に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記冗長アドレスに関する情報は、前回のアドレスからの変化量であり、前記コントローラ部は、前記前回のアドレスからの変化量に基づいて今回のアドレスを指定し、当該今回のアドレスに基づいて前記冗長領域から前記所定のユーザデータに対応する前記冗長データを読み出す。したがって、前回のアドレスからの変化量に基づいて、請求項１に記載の構成を有するメモリアレイから所定の冗長データを読み出すことができる。

また、請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記冗長アドレスに関する情報は、前記ユーザアドレスに関する情報と前記冗長アドレスとの対応関係が記述されており、当該対応関係に従って、入力された前記ユーザアドレスに関する情報から、対応する前記冗長アドレスを導出することが規定された計算式であり、前記コントローラ部は、受信した前記読み出しコマンド中の前記ユーザアドレスに関する情報を前記計算式へ入力することにより、当該ユーザアドレスに関する情報に対応する前記冗長アドレスを導出し、導出した前記冗長アドレスに基づいて前記冗長領域から前記所定のユーザデータに対応する前記冗長データを読み出す。したがって、規定の計算式に基づいて、請求項１に記載の構成を有するメモリアレイから所定の冗長データを読み出すことができる。

また、請求項６に記載の半導体記憶装置は、請求項１ないし請求項５のうちのいずれか１項に記載の半導体記憶装置であって、前記冗長領域から読み出した前記冗長データを一時的に格納することができる冗長データ記憶レジスタを、さらに備えている。したがって、冗長データの読み出し処理の一連の動作にバリエーションを持たせることができる。

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜半導体記憶装置の構成＞
図１は、本発明に係わる半導体記憶装置および外部機器（以下ホストシステムと称する）の構成を示すブロック図である。

図１に示すように、半導体記憶装置１００は、メモリアレイ（たとえば、Ｆｌａｓｈ ＥＥＰＲＯＭ等の不揮発性メモリ）１０、Ｉ／Ｏ部２０、コントローラ３０、および冗長アドレスオフセットレジスタ４０で構成されている。また、半導体記憶装置１００の外部には、ホストシステム２００が存在しており、当該半導体記憶装置１００とホストシステム２００との間でデータ、コマンド等の送受信が行われている。

Ｉ／Ｏ部２０では、メモリアレイ１０に記憶されているデータ等をホストシステム２００側に送信する。またＩ／Ｏ部２０は、ホストシステム２００側から送信されてきたコマンドを受信する。なお、半導体記憶装置１００とホストシステム２００との間のバスを介して、上記データやコマンドは時分割で伝送されている。

なお、ホストシステム２００からコントローラ３０には、Ｉ／Ｏ部２０を介して、チップセレクト信号（ｃｓｂ）およびクロック信号（ｃｌｏｃｋ）が送信される。また、コントローラ３０からメモリアレイ１０には、メモリアレイ１０に対するチップセレクト信号（ｍｅｍｃｓｂ）および、メモリアレイ１０に対するクロック信号（ｍｅｍｃｌｏｃｋ）が送信される。

＜メモリアレイの構成＞
コントローラ３０は、半導体記憶装置１００内の各回路を制御している。また冗長アドレスオフセットレジスタ４０では、オフセット値の設定が可能である。冗長アドレスオフセットレジスタ４０は、たとえばホストシステム２００の操作により、後述する冗長領域２（図２参照）の開始アドレスとして、所定のオフセット値を設定される。

図２は、メモリアレイ１０の構成を概念的に示した図である。

図２に示すように本発明では、不良ビットを内包するメモリアレイ１０は、ユーザ領域（無模様の領域）１と冗長領域（斜線の領域）２とを備えている。ここで、ユーザ領域１は、ユーザデータが記憶される領域であり、冗長領域２は、たとえばエラー訂正符号や不良マップ等のユーザ領域に関連する情報（冗長データと把握できる。以下冗長データと称する）が記憶される領域である。

ユーザ領域１および冗長領域２は共に、所定のページ単位で構成・管理されている。つまり、（ユーザ領域１、冗長領域２）＝（所定のページ）×ｎ（整数）、となるようにメモリアレイは構成されている。ここで、図２からも分かるように、ユーザ領域１および冗長領域２を構成している所定のページのデータ量（たとえば、図２では所定のページ（１ページ）は、５１２Ｂｙｔｅで構成されている。当該バイト数は任意に変更でき、５１２Ｂｙｔｅに限定する趣旨は無い）は、共に同じである。

＜半導体記憶装置の動作（より具体的に、メモリアレイからのデータ読み出し動作）＞
次に、図１，２および図３を用いて本発明に係わる半導体記憶装置１００の動作（より具体的に、所定のユーザデータおよびこれに対応する冗長データを、メモリアレイ１０から読み出す動作）について説明する。

ここで、図３は、メモリアレイ１０から所定のユーザデータおよびこれに対応する冗長データを読み出すときの、読み出し動作を説明するためのタイミングチャートである。なお、後述で他のタイミングチャートを示すように、図３のタイミングチャートは一例に過ぎない。なお、以下の説明では一例として冗長データを相対アドレッシング方式により読み出す場合について説明する。

ホストシステム２００からコントローラ３０に、イネーブルのチップセレクト信号（ｃｓｂ）および所定の周期のクロック信号（ｃｌｏｃｋ）が伝送され、コントローラ３０からメモリアレイ１０にイネーブルのチップセレクト信号（ｍｅｍｃｓｂ）および所定のクロック信号（ｍｅｍｃｌｏｃｋ）が伝送されている。

当該状態において、図３に示すように、ホストシステム２００から半導体記憶装置（より具体的には、Ｉ／Ｏ部２０を介してコントローラ３０）１００に、たとえば図４に示す読み出しコマンドが送信される。

図４に示すように、データを読み出すための読み出しコマンドには、ＩＤ、ユーザデータのページアドレス（ユーザアドレスに関する情報と把握できる）および冗長アドレス（冗長アドレスに関する情報と把握できる）から構成されている。

ここで、ＩＤにはＩＤ情報が含まれている。またユーザデータのページアドレスには、所定のユーザデータが記憶されているユーザ領域１のページアドレスの情報が含まれいてる。また、冗長アドレスには、所定のユーザデータに対応する冗長データが記憶されている、冗長領域２における冗長アドレスの情報が含まれている。

なお、ここでの説明では冗長アドレスは、相対アドレスであるとする。しかし当然、当該冗長アドレスは絶対アドレスでも良い。つまり、アドレッシングの方式は、ここで説明するように相対アドレッシング（方式Ａ）でも良く、絶対アドレッシング（方式Ｂ）でも良い。

また、前回のアドレスからの変化量（冗長アドレスに関する情報と把握できる）に基づいて今回のアドレスを指定するアドレッシング方式（方式Ｃ）を採用しても良く、またコントローラ３０で規定の計算式（冗長アドレスに関する情報と把握できる）に基づいてアドレスを指定するアドレッシング方式（方式Ｄ）を採用しても良い。なお、当該計算式もホストシステム２００から設定できる。

なお、方式Ａ，Ｃの場合には、コマンド引数（つまり、図４に示した冗長アドレスの情報）はアドレス値でもインデックス値でも良い。また、方式Ｄの場合には、コマンド引数はインデックス値となる。

さて、図４に示した読み出しコマンドを受信したコントローラ３０は、当該読み出しコマンドのページアドレス（図３のｍｅｍａｄｒｓのユーザアドレスと把握できる）に基づいて、メモリアレイ１０のユーザ領域１から１ページ分（たとえば５１２Ｂｙｔｅ）のユーザデータ（図３のｍｅｍｄａｔａ参照）を読み出す。

ここで、コントローラ３０からメモリアレイ１０にユーザアドレスが出力されてから、所定のレイテンシ時間後にユーザデータが読み出される。なお、メモリアレイ１０からユーザデータが読み出されると、当該ユーザデータはそのまま直接ホストシステム２００へ送信される（図３参照）。

また、コントローラ３０は、冗長アドレスオフセットレジスタ４０に予め設定されているオフセット値と、読み出しコマンドの冗長アドレス（相対アドレス）とに基づいて、所定の冗長データが記憶されている絶対アドレス（図３の冗長絶対アドレスと把握できる。）を導出する。

ここで、冗長アドレスオフセットレジスタ４０は、たとえばホストシステム２００の操作により、後述する冗長領域２の開始アドレスとして、所定のオフセット値を設定される。具体的には、ホストシステム２００から送信された所定のコマンドを受信したメモリコントローラ３０が、当該コマンドに基づいてオフセット値の設定を実施する。

さて、上記冗長絶対アドレス導出後、上記ユーザデータの読み出しが完了すると、コントローラ３０は、当該冗長絶対アドレス（図３のｍｅｍａｄｒｓの冗長絶対アドレス参照）に基づいて、メモリアレイ１０の冗長領域２から、先に読み出したユーザデータに対応する冗長データ（図３のｍｅｍｄａｔａ参照）を読み出す。

ここで、コントローラ３０からメモリアレイ１０に冗長絶対アドレスが出力されてから、所定のレイテンシ時間後に所定の冗長データが読み出される。なお、当該冗長データが読み出されると、当該冗長データはそのまま直接ホストシステム２００へ送信される（図３参照）。

本発明に係わるメモリアレイ１０は、所定のページ単位で構成されているユーザ領域１と、同じ所定のページ単位で構成されている冗長領域２とで構成・管理されている。つまり、メモリアレイ１０の所定のページ単位で構成される所定の領域を、ユーザ領域１としても冗長領域２としても使用できる。したがって、下記の効果をそれぞれ有する。

つまり、冗長領域２から冗長データを読み出すための回路を、ユーザ領域１からユーザデータを読み出すための回路としても使用できる。よって、冗長領域２から冗長データを読み出すための専用の回路が必要でなくなるので、製造コストの増加を防止でき、また半導体記憶装置のテストの煩雑化も防止できる（第一の効果）。

また、メモリアレイ１０の不良傾向に応じて（つまり、メモリアレイ１０の個体差に応じて）、メモリアレイ１における冗長領域２の構成位置をフレキシブルに変更することができる（第二の効果）。

たとえば、メモリアレイ１０をＯＴＰ（ｏｎｅ−ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ）として使用する場合、エラーの無い領域を冗長領域２として設定することができる。これにより、冗長領域２のエラー訂正を行う手間を省くことができ、結果システムの高速化が図れる。

またたとえば、メモリアレイ１０の各個体のエラー傾向に合わせて、誤り訂正方式を自由に設定できる。よって、冗長領域２を最適化することもできる。

また、たとえばメモリアレイ１０がパーフェクトメモリである場合には、特許文献１に係わる仕様のメモリアレイ構成では、冗長領域を削除できず無駄な領域が存在していた。しかし、本発明に係わる仕様のメモリアレイ１０では、全てのメモリアレイ領域をユーザ領域１として設定することもできる。

また、特許文献１に開示されているメモリアレイの構成において、所定のユーザデータと当該所定のユーザデータに対応する冗長データとを読み出す場合、ホストシステムがユーザデータ読み出し用のコマンドと、冗長データ読み出し用のコマンドを発行する場合が考えられる。

これに対して、本発明に係わるメモリアレイ１０の構成において、上記の通り図４に示した一の読み出しコマンドの発行により、所定のユーザデータと当該ユーザデータに対応する冗長データとを読み出すことができる。よって、前段のように二つのコマンドを発行して、ユーザデータおよび冗長データを読み出す場合よりも、上記で説明した本発明に係わる半導体記憶装置１００は読み出し処理の高速化を図ることができる。

また、読み出しコマンドの冗長アドレスを、相対アドレッシングで使用されるアドレス値またはインデックス値とし、オフセット値の設定が可能な冗長アドレスオフセットレジスタ４０を、さらに備えることにより、コントローラ部３０の制御の下、相対アドレッシング方式により、所定の冗長データを読み出すことができる。

なお、当該冗長アドレスオフセットレジスタ４０は、外部機器（ホストシステム２００）の操作により、オフセット値の設定が可能である。したがって、当該外部機器の操作により、冗長領域の開始アドレスを自由に変更できる。つまり外部操作により、メモリアレイにおける冗長領域の位置を自由に変更することができる。

なお、図３に示したデータ読み出しタイミングチャートは一例であり、たとえば図５に示すようなタイミングチャートに従って、所定のユーザデータと当該所定のユーザデータに対応する冗長データを読み出しすこともできる。

図５に示す読み出し処理の場合には、所定のユーザデータに対応する冗長データを先にメモリアレイ１０から読み出す。その後、たとえば図６に示す半導体記憶装置１００が備える冗長データ記憶レジスタ５０に一時、当該読み出した冗長データを格納しておく。その後、所定のユーザデータをメモリアレイ１０から読み出す。そして、冗長データ記憶レジスタ５０に格納されていた冗長データを、上記ユーザデータに後続するようにホストシステム２００へ出力する（図５）。

また上記では、図４に示した読み出しコマンドを構成する冗長アドレスに基づいて、所定のユーザデータに対応する冗長データを読み出す場合に言及した。

しかし、コマンドを構成する冗長アドレスに基づいて、所定のユーザデータに対応する冗長データを含む１ページ分のデータをメモリアレイ１０から読み出し、所定のユーザデータに対応する冗長データのみを、たとえば図６の冗長データ記憶レジスタ５０に格納しておき、当該冗長データ記憶レジスタ５０に格納されたデータを採用しても良い。

なお、上記読み出し態様の例からも分かるように、図６に示されている冗長データ記憶レジスタ５０を追加することにより、冗長データの読み出し処理の一連の動作にバリエーション（たとえば、図３，５）を持たせることができる。

本発明に係わる半導体記憶装置の構成を示すブロック図である。 本発明に係わるメモリアレイの構成を示す図である。 所定のユーザデータおよび当該ユーザデータに対応する冗長データの読み出し動作を説明するためのタイミングチャートである。 読み出しコマンドの構成を示す図である。 所定のユーザデータおよび当該ユーザデータに対応する冗長データの読み出し動作の他の形態を示すタイミングチャートである。 本発明に係わる半導体記憶装置の他の構成例を示すブロック図である。

符号の説明

１ ユーザ領域
２ 冗長領域
１０ メモリアレイ
２０ Ｉ／Ｏ部
３０ コントローラ
４０ 冗長アドレスオフセットレジスタ
５０ 冗長データ記憶レジスタ
１００ 半導体記憶装置

Claims (6)

1. メモリアレイを備える半導体記憶装置において、
   前記メモリアレイは、
   ユーザデータが記憶されるユーザ領域と、
   冗長データが記憶される冗長領域とを、備えており、
   前記ユーザ領域および前記冗長領域は各々、所定のページ単位で構成されており、
   メモリアレイ内の領域をユーザ領域としても冗長領域としても使用でき、
   所定の前記ユーザデータが記憶される前記ユーザ領域におけるアドレスを示すユーザアドレスに関する情報と、前記所定のユーザデータに対応する前記冗長データが記憶されている、前記冗長領域におけるアドレスを示す冗長アドレスに関する情報とを含む、読み出しコマンドが外部から入力されるＩ／Ｏ部と、
   前記ユーザアドレスに関する情報に基づいて、前記ユーザ領域から前記所定のユーザデータを読み出し、前記冗長アドレスに関する情報に基づいて、前記冗長領域から前記所定のユーザデータに対応する前記冗長データを読み出すコントローラ部とを、さらに備えている、
   ことを特徴とする半導体記憶装置。
2. 前記冗長アドレスに関する情報は、
   相対アドレッシングで使用されるアドレス値またはインデックス値であり、
   オフセット値の設定が可能な冗長アドレスオフセットレジスタを、さらに備えており、
   前記コントローラ部は、
   前記アドレス値または前記インデックス値、および前記冗長アドレスオフセットレジスタに設定されている前記オフセット値に基づいて、前記冗長領域から前記所定の冗長データを読み出す、
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記冗長アドレスオフセットレジスタは、
   外部機器の操作により、前記オフセット値の設定が可能である、
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記冗長アドレスに関する情報は、
   前回のアドレスからの変化量であり、
   前記コントローラ部は、
   前記前回のアドレスからの変化量に基づいて今回のアドレスを指定し、当該今回のアドレスに基づいて前記冗長領域から前記所定のユーザデータに対応する前記冗長データを読み出す、
   ことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記冗長アドレスに関する情報は、
   前記ユーザアドレスに関する情報と前記冗長アドレスとの対応関係が記述されており、当該対応関係に従って、入力された前記ユーザアドレスに関する情報から、対応する前記冗長アドレスを導出することが規定された計算式であり、
   前記コントローラ部は、
   受信した前記読み出しコマンド中の前記ユーザアドレスに関する情報を前記計算式へ入力することにより、当該ユーザアドレスに関する情報に対応する前記冗長アドレスを導出し、導出した前記冗長アドレスに基づいて前記冗長領域から前記所定のユーザデータに対応する前記冗長データを読み出す、
   ことを特徴とする請求項１に記載の半導体記憶装置。
6. 前記冗長領域から読み出した前記冗長データを一時的に格納することができる冗長データ記憶レジスタを、さらに備えている、
   ことを特徴とする請求項１ないし請求項５のうちのいずれか１項に記載の半導体記憶装置。

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