JPH0335334A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は情報処理装置にかかり、さらに詳しくはマシ
ンサイクルを構成する各ステージを延長するのに好適な
情報処理装置に関する。

［従来の技術］ この発明は、複数のステージからなるマシンサイクルを
有する情報処理装置にかかり、特に特開昭６３−１６３
７５８号公報に開示されるように、マシンサイクルの始
りまたは終りにおいて、１ないし複数クロック分のウェ
イトステージを選択的に挿入する方式が提案されている
。

［発明が解決しようとする課題］ 上記した従来技術においては、複数ステージから構成さ
れる処理サイクルのうち、始り又は終りのステージ以外
のステージの延長について配慮されていない。そのため
、始めのステージと終りのステージ以外の中間のステー
ジ時間において出力制御される各種のタイミング信号は
、動作周波数が高速になると、上記各種のタイミング信
号のパルス幅が狭くなり、情報処理装置が正常に動作し
なくなる事態が発生する。すなわち、上記各種のタイミ
ング信号のパルス幅は、ステージ時間にそのまま依存す
るため、情報処理装置の仕様を満足しない事態が生じる
のである。

この発明は動作周波数が高速化しても、仕様を満足する
ことができ、正常な動作を行なうことが可能な情報処理
装置を提供することにある。

［課題を解決するための手段］ 本発明の情報処理装置は、複数のステージで処理を行な
い、クロック信号に基づいて上記各ステージタイミング
を示すステージ信号を出力するステージ制御部を有して
いる情報処理装置に適用されるものであり、次の特徴を
有している。

すなわち、上記複数のステージについて、ステージ毎に
設定されるステージ延長数を格納する第１の手段と、各
ステージタイミングにおいて、上記第１の手段に格納さ
れた当該ステージのステージ延長数を上記ステージ信号
に基づいて選択出力し、選択出力されたステージ延長数
分だけステージが延長されたとき、または選択出力され
たステージ延長数がゼロのときに、当該ステージの終了
を示す信号を出力する第２の手段と、上記第２の手段か
ら出力されるステージの終了を示す信号を受けた場合に
限って、上記した次のステージタイミングを示すステー
ジ信号を出力するステージ制御部とを含んで構成される
ことを特徴としている。

［作用］ 複数ステージにより処理を行なう情報処理装置において
は、現動作周波数で最適なステージタイミングを作り処
理を行なっている。ここで、全てのステージについてス
テージの延長を可能にすると、例えば動作周波数がｎ倍
になった時、１ステージの長さは１　／　ｎとなるため
、各ステージの長さがｎ倍となるように、全てのステー
ジの延長数を設定すれば、動作周波数をｎ倍にする前と
全く同じタイミングで動作することができる。また、ｎ
倍にしなくても動作可能なステージがあれば、延長数を
少なく設定することにより、処理の高速化を図ることが
できる。

［実施例］ 以下添付の図面に示す実施例により、さらに詳細にこの
発明について説明する。

第１図はこの発明にかかる情報処理装置の一実施例を示
すブロック図である。第１図に示すように、この情報処
理装置は、データ処理装置１と、主記憶制御装置２と、
主記憶装置３とから構成されている。主記憶制御装置２
は、図示するように、ステージ制御部５と、ステージ延
長数をセットするレジスタ６と、ステージ延長数をカウ
ントするカウンタ７と、主記憶装置３に入出力されるデ
ータを格納するデータレジスタ８と、メモリインターフ
アイス制御部９とから構成されている。

次に、この実施例の動作の概要について説明する。デー
タ処理装置１は、内蔵している分周回路１４を用いて発
振器４から出力される外部クロックＸ　ｔａｒを２分周
する。データ処理装置１は、こうして形成されたクロッ
ク信号１７を主記憶制御装置２のステージ制御部５に出
力する。ステージ制御部５は、上記クロック信号１７の
タイミングに基づいて、ステージ信号１８をカウンタ７
とデータレジスタ８とメモリインターフアイス制御部９
とに出力する。ステージ制御部９は、カウンタ７からエ
ンド信号１９が出力されると、次のステージに対応する
ステージ信号を出力する。例えば、ステージが５つのス
テージから構成されており、ステージ信号として第１の
ステージを示すステージ信号Ｓ１が出力されている最中
にエンド信号１９が出力された場合には、ステージ制御
部５は新たなステージ信号Ｓ２を出力する。

また、データ処理装置１から出力されるステージ延長数
はデータバス１２を介してレジスタ６にセットされる。

ステージ延長数は、例えばステージが５つのステージか
ら構成されている場合、各ステージ毎に設定される。そ
して、各ステージの延長は、次のように行なわれる。す
なわち、対応するステージ信号１８が出力されているタ
イミングにおいて、カウンタ７はクロック１７を基準と
して各ステージ毎にステージ延長数をカウントし、レジ
スタ６から出力されるステージ延長数と等しくなった時
点でエンド信号１９を出力する。

すなわち、カウンタ７は、各ステージ毎にレジスタ６に
セットされたステージ延長が終了するまで、エンド信号
１８を出力することがなく、この間ステージ制御部５は
同一ステージを維持する。

メモリインターフェイス制御部９は、ステージ信号１８
を受けて、あらかじめ定められた手順で主記憶装置３に
対して所定の信号を出力する。主記憶装置３は、メモリ
インターフェイス制御部９から出力される信号に基づい
て、データレジスタ８を介してデータ処理装置１との間
で、データ書込や読出を行なう。

第２図は第１図に示すカウンタ７の詳細を示すブロック
図である。図示するように、カウンタ７は、セレクタ４
１．４５とレジスタ４２とゼロ判定回路４３と一１減算
回路４４とから構成されている。セレクタ４１はステー
ジ制御部５から出力されるステージ信号１８を受けて、
レジスタ６に格納されているステージ延長数から現在の
ステージに対応するステージのステージ延長数を選択す
る。いま、ステージ数が５つあり、ステージ信号１８が
第１ステージを示すＳｌである場合、セレクタ４１はレ
ジスタ６内の第１ステージを示すステージ延長数を選択
して出力する。セレクタ４５は、ゼロ判定回路４３の出
力が“１”のとき端子へに人力される信号を選択出力し
、ゼロ判定回路４３の出力が“Ｏ“のとき端子Ｂに入力
される信号を選択出力する。ゼロ判定回路４３はレジス
タ４２の内容が“Ｏ”のときエンド信号１７として“１
″を出力し、レジスタ４２の内容が１″のときエンド信
号１７として“０″を出力する。そして、レジスタ４２
の内容は“Ｏ″に初期設定されている。−１減算回路４
４は、レジスタ４２から出力される値から１を減算し、
減算結果をセレクタ４５の端子Ｂに出力する。

いま、レジスタ６に第３図に示すようなステージ延長数
がセットされており、第１図に示すステージ制御部５が
ステージ信号１８としてステージＳ１を示す信号を出力
している場合を考える。セレクタ４１は、ステージ信号
１８としてＳｌが入力されているため、レジスタ６のス
テージＳ１に対応するステージ延長数Ｏを選択し、セレ
クタ４５の端子Ａに出力する。セレクタ４５は、レジス
タ４２に初期設定されている値がＯであり、ゼロ判定回
路４３からＥＮＤ信号１８として“１”が出力されてい
るため、端子Ａに人力されるステージ数Ｏを選択出力す
る。したがって、レジスタ４２は新たにステージ数Ｏを
格納して出力する。従って、ゼロ判定回路４３はエンド
信号１７として“１”を出力し、ステージ制御部５はス
テージ信号１８を更新して次のステージＳ２を示す信号
を出力する。

ステージＳ２，８３については、ステージＳ１の場合と
同様にステージ延長数がＯであるため、上記ステージＳ
１と同様の動作が行なわれる。

次に、ステージ制御部５がステージ信号１８としてステ
ージＳ４を示す信号を出力したとする。

この場合には、セレクタ４１がレジスタ６に格納されて
いるステージ延長数１を選択出力し、セレクタ４５が端
子Ａに入力されるステージ延長数１をレジスタ４２に出
力する。従って、レジスタ４２には１が格納され、ゼロ
判定回路４３は信号１７として“０”を出力する。した
がって、ステージ制御部５はステージ信号１８を更新す
ることなく、ステージＳ３を示す信号を継続して出力す
る。

次に、−１減算回路４４はレジスタ４２から出力される
ステージ延長数１から１を減算し、減算結果Ｏをセレク
タ４５の端子Ｂに出力する。このとき、ゼロ判定回路４
２はＯを出力しているため、セレクタ４５は端子Ｂを選
択し、−１減算回路４４から出力されているＯがセレク
タ４５からレジスタ４２に出力される。その結果、ゼロ
判定回路４３はＥＮＤ信号１７として“１”を出力し、
ステージ制御部５からステージ信号として次のステージ
Ｓ５を示す信号が出力される。したがって、セレクタ４
１はステージＳ５のステージ延長数Ｏを選択して出力す
る。この場合には、上記したステージＳ１の場合と同様
の動作が行なわれる。

第４図は、第３図に示すステージ延長数がリードステー
ジとしてセットされた場合における第１図に示す実施例
の動作を示すタイムチャートである。ここでは、例えば
データ処理装置１が２０ＭＨｚで動作するものとする。

データ処理装置１からリード信号１０が出力されると、
主記憶制御装置２はステージ制御部５のリードステージ
をスタートさせる。メモリインターフェイス制御部９は
、第４図に示すようにステージＳ２のタイミングにおい
て、主記憶装置３に対して命令ＲＡＳを出力し、ステー
ジＳ３のタイミングにおいて、主記憶装置３に対して命
令ＣＡ丁を出力する。主記憶装置３は、ステージＳ３の
タイミングにおいて命令ＣＡＳを受は取ると、第３図に
示すタイミング終了後でデータを読み出し、さらに第３
図に示すタイミングＤＴでメモリデータバス１６を介し
てデータレジスタ８にデータが格納される。データバス
１６を介してデータレジスタ８に格納されたデータは、
その後データ処理装置１にバス１２を介して転送される
。ここで、タイミングＭＤＴ、ＤＴのうち、第４図にお
いて斜線で示す部分は、読み出されたデータが確定して
いない領域を示している。すなわち、主記憶装置３から
読み出されたデータは、斜線で示す時間領域では不確実
なデータであり、正しいデータの内容を示していない可
能性が高い。したがって、第４図に示す斜線部分のタイ
ミング終了後に、データレジスタ８はデータを取込む必
要がある。そこで、第３図に示すように、ステージＳ４
のステージ延長数を１とし、第４図に示すようにステー
ジＳ４を１ステージ延長して新たにステージＳ　４１を
形成し、データの取込を確実に行なうようにしている。

その後、主記憶制御装置２のステージ制御部５は、ステ
ージＳ５においてリード動作終了を示すＤＴＡＣＫ信号
をバス１３を介してデータ処理装置１に出力する。これ
によって、リード動作が終了する。

次に、第１図に示すデータ処理装置１の動作周波数を第
３図、第４図に示す実施例における動作周波数２０ＭＨ
ｚの２倍の４０ＭＨｚにした場合の動作について、第５
図と第６図を用いて説明する。

第５図はステージ延長数の他の例を示す説明図であり、
第６図は第５図に示すステージ延長数がリードステージ
としてセットされた場合における第１図に示す実施例の
動作を示すタイムチャートである。ここでは、データ処
理装置１が４０ＭＨｚで動作するものと仮定しているた
め、１ステージの長さは第４図に示されている１ステー
ジの長さの１／２になる。したがって、ステージ３１〜
Ｓ５を全て２倍にする必要があり、第５図に示すような
ステージ延長数がレジスタ６にセットされる。

第６図に示すタイムチャートの動作は、第４図に示すタ
イムチャートの動作と同様であり、その説明は省略する
。ただし、第６図に示すタイムチャートにおいては、主
記憶装置３からバス１６を介して出力されるデータは、
ステージＳ４の２回目の延長ステージ８４２において十
分に確定しているため、第７図に示すように、ステージ
Ｓ４のステージ延長数を２とし、３回目の延長ステージ
Ｓ４３は省略することが可能である。この場合には、第
６図に点線で示すようにＤＴＡＣＫ信号を１ステージ分
早く出力することができる。したがって、この場合には
、動作周波数が４０ＭＨｚのとき１２ステージ必要であ
ったものが、１１ステージですみ、処理の高速化を図る
ことができる。

［効果］ 本発明によれば、複数ステージで処理を行なう情報処理
装置において、全てのステージを延長することが可能に
なる。したがって、動作周波数が変化しても任意のステ
ージを延長して対応することが可能になり、ハードウェ
アの変更なしに、各種の動作周波数のクロックに対し最
適なステージを作ることが可能になる。したがって、動
作周波数の高速化に対して大幅な性能向上を図ることが
できる。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例を示すブロッ
ク図、第２図は第１図に示すカウンタの詳細を示すブロ
ック図、第３図及び第５図及び第７図は第１図に示すレ
ジスタにセットされるステ−ジ延長数の例を示す説明図
、第４図及び第６図は第１図に示す実施例の動作例を示
すタイムチャートである。 １・・・データ処理装置、２・・・主記憶制御装置、３
・・・主記憶装置、４・・・発振器、５・・・ステージ
制御部、６・・・レジスタ、７・・・カウンタ、８・・
・データレジスタ、９・・・メモリインターフェイス制
御部、４１゜４５・・・セレクタ、４２・・・レジスタ
、４３・・・ゼロ判定回路、４４・・・−１減算回路。

Claims (1)

1. 【特許請求の範囲】 １、複数のステージで処理を行ない、クロック信号に基
   づいて上記各ステージタイミングを示すステージ信号を
   出力するステージ制御部を有している情報処理装置にお
   いて、 上記複数のステージについて、ステージ毎に設定される
   ステージ延長数を格納する第１の手段と、各ステージタ
   イミングにおいて、上記第１の手段に格納された当該ス
   テージのステージ延長数を上記ステージ信号に基づいて
   選択出力し、選択出力されたステージ延長数分だけステ
   ージが延長されたとき、または選択出力されたステージ
   延長数がゼロのときに、当該ステージの終了を示す信号
   を出力する第２の手段と、 上記第２の手段から出力されるステージの終了を示す信
   号を受けた場合に限って、上記した次のステージタイミ
   ングを示すステージ信号を出力するステージ制御部とを
   含んで構成されることを特徴とする情報処理装置。