JP3621539B2 - リアルタイム・データ・バッファ装置 - Google Patents
リアルタイム・データ・バッファ装置 Download PDFInfo
- Publication number
- JP3621539B2 JP3621539B2 JP01966697A JP1966697A JP3621539B2 JP 3621539 B2 JP3621539 B2 JP 3621539B2 JP 01966697 A JP01966697 A JP 01966697A JP 1966697 A JP1966697 A JP 1966697A JP 3621539 B2 JP3621539 B2 JP 3621539B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- write
- read
- real
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Recording Measured Values (AREA)
Description
【発明の属する技術分野】
本発明は、リアルタイムに信号を処理する場合に好適なリアルタイム・データ・バッファ装置に関する。
【0002】
【従来の技術】
被測定信号を時間的な切れ目(デッドタイム)を生じないように、実時間(リアルタイム)で連続的にFFT演算処理し、その被測定信号の周波数領域成分(スペクトル)を抽出し、解析する測定器として、リアルタイムFFTアナライザがある。このようなリアルタイム処理が可能な従来のFFTアナライザの主要部の構成を図4に示す。被測定信号は、ADC(アナログ・デジタル変換器)10により、デジタル信号に変換され、次に、DDC(デジタル・ダウン・コンバータ)12により、間引き処理が実行され、実質的な周波数変換処理が行われる。この結果得られた時間領域のデジタル・データは、順次時間的切れ目無くリアルタイム(実時間)でデータ・バッファ・メモリ13に記憶される。このデータ・バッファ・メモリ13は、例えば1024ポイントの時間領域データを1フレームとして記憶する。この1フレームの時間領域データは、FFT処理回路14により、FFT演算処理がされ、周波数領域のデジタル・データが生成される。データ・バッファ・メモリ13への新たなデータの書込み時間内にFFT処理回路14が前の1フレームのデータのFFT演算を完了することにより、リアルタイムにデータをFFT解析することができる。FFT処理回路14の出力データはメモリ16に順次記憶される。トリガ回路18は、メモリ16の中のデータに対して任意のトリガ条件が設定可能であり、この設定されたトリガ条件が満たされるとトリガ信号を出力し、そのトリガ条件に合ったデータをメモリ16から読み出すことができる。CPU20は、リアルタイムFFTアナライザの全体を制御する。メモリ16から読み出されたデータは、表示回路(図示せず)に送られ、表示スクリーン(図示せず)上に表示される。このリアルタイムFFTアナライザは、リアルタイムで時間的な切れ目(デッドタイム)を生じることなくスペクトル(周波数成分)の抽出が可能であり、周波数領域データの任意のトリガ条件に一致したイベント(事象)の発生を捕らえることができる。
【0003】
このようなリアルタイム信号処理を実行するために、データ・バッファ・メモリ13には、以下のような機能が要求される。
(1)データの入力(書込み)は、常に連続して行われ、中断(ウエイト)は許されない。
(2)書込みクロックの周波数は、アナログ・デジタル変換器のサンプリング周波数とデジタル・ダウン・コンバータの間引き率によって決まる。この間引き率は、アナライザの解析範囲(スパン)の設定に応じて大幅に変化するので、データの書込みクロックの周波数も極めて広い範囲で変化する(例えば、128HZ〜12.8MHz)。したがって、この書込み周波数の大幅な変化に対応した動作が要求される。
(3)データ出力(データ読出し)は、所定のフレーム幅(例えば1024ポイント)を単位として行われる。このデータの読出しクロック周波数は、後段のFFTプロセッサへの書込みクロック周波数により決まるので、この読出しクロック周波数に対応した動作が要求される。
(4)FFT演算処理の際に窓関数を乗算する関係で、「窓」の両端付近のデータ値が抑圧され、情報の漏れ(スペクトル漏れ)を発生させることがあるので、時間軸領域のデータを読み出す際に、「オーバーラッピング」と呼ばれる動作を行う。すなわち、フレーム幅N(例えば1024ポイント)のデータの一部分K(例えば512ポイント)が更新された時点で、更新されていないデータ(N−K)と更新されたデータKの両方を読み出すのがオーバーラッピング機能であり、この際のN及びKの値を外部からプログラマブルで自在に設定可能にしたいという要求がある。
【0004】
【発明が解決しようとする課題】
従来、上述のような高度の機能を実現するためには、専用の集積回路が用いられていたが、かかる専用ICは、高価であり、入手困難である上に、オーバーラッピング動作の際の設定値N及びKの範囲及びデータの入出力の周波数範囲に制限があり、アナライザの機能を向上させるためには、専用ICを新たに設計し、製造しなければならず、膨大な費用がかかるという問題がある。
【0005】
そこで、本発明の目的は、高価で機能の変更が困難な専用ICを必要とせず、一般に入手容易なRAM及びロジックIC等のみで所望の機能を実現できる新規なアーキテクチャを有するリアルタイム・データ・バッファ装置を実現することである。
【0006】
【課題を解決する為の手段】
本発明のリアルタイム・データ・バッファ装置は、書込みアドレスに応じて第1ポートを介してリアルタイムでデータが書き込まれ、読出しアドレスに応じて第2ポートを介してデータが読み出されるデュアル・ポート・メモリと、書込みクロックを中断することなく計数し、上記書込みアドレスを発生する入力アドレス・カウンタと、上記書込みアドレスのカレント値がロードされる出力アドレス・カウンタと、上記書込みアドレスの値が選択可能な更新データ長に対応する設定値に一致した時に上記出力アドレス・カウンタが読出しクロックの計数を開始し、上記更新データ長より長い所定のフレーム・データ長を単位としてデータを読み出しする制御を行う制御手段とを具え、上記フレーム・データ長のデータの内、上記更新データ長のデータが更新されたデータであることを特徴とする。
【0007】
このような構成により、安価でかつ入手容易な部品を用いて所望の拡張性、汎用性の高いリアルタイム・データ・バッファ装置を実現できる。
【0008】
【発明の実施の形態】
図1は、本発明に係るリアルタイム・データ・バッファ装置の実施の形態の一例の概要を示すブロック図である。入力データは、デュアル・ポート・メモリ22の第1ポートに供給され、制御回路24からの書込みアドレスに対応したアドレスに順次記憶される。デュアル・ポート・メモリ22に記憶されたデータは、制御回路24からの読出しアドレスに従って、第2ポートを介して出力データとして読み出される。書込みクロックの周波数は、図4のリアルタイムFFTアナライザの場合、データの解析範囲(スパン)の設定に応じてデジタル・ダウン・コンバータの間引き率が大幅に変化するので、例えば、本例の場合、12.8MHzから128Hzの範囲のように極めて大幅に変化する。それに対して、読出しクロックの周波数は、後段のFFT処理回路のデータ処理速度に応じて、例えば、40MHzのような所定の周波数に設定される。制御回路24は、デュアル・ポート・メモリ22の読出し動作を実行してデータを出力する際に、DAV信号(データ・アベイラブル信号)を出力する。このDAV信号は、後段に供給され、データの転送及び処理が適正に実行される。
【0009】
このように、本発明のリアルタイム・データ・バッファ装置では、入力データの書込み周波数は、極めて広範囲に変化しても、データの書込み動作の中断は許されず、書込み動作を実行中に所望の範囲のデータを読み出さなければならない。また、デュアル・ポート・メモリ22を使用しているので、一般に書き込み動作と読出し動作を同時に実行できるが、書込み動作中のアドレスのデータを同時に読み出すことはできない。したがって、書込み動作と読出し動作とが、同一のアドレスのデータに対して競合した場合には、これらを無条件で同時に実行するわけにはいかない点に留意されたい。この点に関する解決方法についての詳細は、後述する。
【0010】
図2は、図1の制御回路24の構成の一例の詳細を示すブロック図である。入力アドレス・カウンタ26は、書込みクロックを計数する。この入力アドレス・カウンタ26の計数出力は、書込みアドレス・デコーダ28に供給される。書込みアドレス・デコーダ28は、入力アドレス・カウンタ26の計数出力を書込みアドレスとして出力し、デュアル・ポート・メモリに供給すると共に、更新データ長Kの値と入力アドレス・カウンタ26の計数出力値とが等しくなると、EQWフラグ信号(論理「1」)を発生する。例えば、フレーム・データ長Nが1024で、更新データ長Kの値が512である場合、書込みアドレスが512に達した時にEQWフラグ信号(論理「1」)が発生する。すなわち、EQWフラグ信号(論理「1」)の発生は、更新データ長Kの設定に応じて、所定量のデータが更新されたことを意味する。この更新データ長Kの値は、フレーム・データ長N以下の任意の値に設定することができる。これにより、更新されたデータKと更新されていない(N−K)のデータを読み出すことにより、オーバーラッピング動作の更新データの比率を任意に設定することができる。また、書込みアドレス・デコーダ28は、フレーム・データ長Nの設定値に応じて、入力アドレス・カウンタ26の上位ビットをマスクしてフレーム・データ長を所望値に設定することができる。例えば、10ビットで1024ポイントのフレーム・データ長の上位1ビットをマスクすれば、9ビットで512ポイントを1フレームとして設定できる。上位2ビットをマスクすれば、1フレームを256ポイントのデータ長に設定できることは勿論である。
【0011】
書込みアドレス・デコーダ28からの書込みアドレスは、レジスタ30にも供給され、読出しクロックに応じてラッチされる。このレジスタ30にラッチされた書込みアドレス信号のカレント値は、出力アドレス・カウンタ32に供給されており、出力アドレス・カウンタ32は、ステート・マシン34からのロード信号に応じてレジスタ30のデータをロードする。出力アドレス・カウンタ32は、ステート・マシン34からのイネーブル信号に応じて、ロードした値を初期値として、読出しクロックを計数する。ステート・マシン34は、出力アドレス・カウンタ32の計数動作を開始するのと同時にDAV信号を後段(図示せず)に供給し、読み出されたデータが適正に処理されるようにする。読出しアドレス・デコーダ36は、出力アドレス・カウンタ32の計数出力を受け、この値が、フレーム・データ長Nの値と等しくなると、EQRフラグを論理「1」に設定する。すなわち、1フレームのデータ読出し動作が実行され、更新済みデータKと更新前のデータ(N−K)がデュアル・ポート・メモリ22から出力されたことになる。例えば、K=256ポイント、N=1024ポイントであれば、読み出されたデータ1024ポイントの中の256ポイントが更新データであり、残りの768ポイントは未更新のデータである。この場合、更新データのフレーム・データに対する比率は、25%である。このように、Kの値を適宜調整することにより、容易にオーバーラッピング動作の更新データの比率を調整することができる。
【0012】
読出しアドレス・デコーダ36は、書込みアドレス・デコーダ28と同様に、フレーム・データ長Nの設定値に応じて出力アドレス・カウンタ32の出力データの上位ビットを適宜マスクすることにより読出しアドレス信号を生成し、図1のデュアル・ポート・メモリ22に供給する。
【0013】
書込み制御回路38は、デュアル・ポート・メモリ22へのデータの書込み制御信号を生成する回路である。図2の場合、書込みクロックの状態遷移に応じて書込み制御信号を書き込み状態(例えばローレベル)に設定し、読出しクロックの少なくとも1周期経過後に非書き込み状態(例えばハイレベル)に設定する。このような書込み制御回路38を設けたのは、本発明のリアルタイム・データ・バッファ装置の場合、入力データの書込みクロックの周波数が極めて広い範囲で変化するからである。すなわち、書込みクロックの周波数が低周波数(例えば、128Hz)に設定された場合、もし、書込みクロックに応じてデュアル・ポート・メモリ22の書込み状態を設定すると、書込み状態に留まる時間が長くなり、メモリ内のあるアドレスが書込み状態中の時に当該アドレスに対して読み出し動作が実行されるという不都合の生じる確率が高くなる。したがって、メモリの書込み動作は、書込みクロックの周波数に関係なく、適当な短時間中に完了するように制御することが望ましい。したがって、書込み制御回路38は、書込み動作期間の開始時点は、書込みクロックの状態遷移時点に対応させるが、書込み動作期間の終了時点は、読出しクロックに従い、読出しクロックの1周期〜2周期程度の期間でデータの書込み動作を完了させるようにしている。もちろん、このデータの書込み動作期間は、読出しクロックの1周期分程度の時間があれば十分であるので、所定期間のパルスを発生する単安定マルチバイブレータを使用しても良い。この結果、書込みクロックの周期が長くなっても、データの書込み時間は短時間で完了し、同一のアドレスに対して書き込み動作と読出し動作が競合する不都合を防止することができる。このような動作が可能になるのは、読出しクロックの周波数が書込みクロックの周波数よりもかなり高いからである。本例の場合、書込みクロックの周波数の最大値は、12.8MHzであるのに対して、読出しクロックの周波数は40MHzである。この結果、例えば、アドレスKまでの書込み動作に続いてアドレス(K+1)のデータを読出す動作は、アドレス(K+1)への書込み動作の開始時点より以前に完了させることが容易に可能となる。それ以後のアドレスに対しては読出しクロックの方がずっと高速なので、同じアドレスに対して読み出しと書込みの動作が同時に競合するようなことはない。
【0014】
図3は、図2のステート・マシン34の動作を表す流れ図である。まず、出力アドレス・カウンタ32をリセットする(ステップ40)。次に、DAV(データ・アベイラブル)信号をディセーブル状態(論理「0」)に設定する(ステップ42)。次に、書込みアドレス・デコーダ28からのEQWフラグ信号を監視し(ステップ43)、このEQWフラグが論理「0」となったとき、出力アドレス・カウンタ32にロード信号を供給し、レジスタ30から書込みアドレスのカレント値のデータを出力アドレス・カウンタ32にロードする(ステップ44)。この結果、出力アドレス・カウンタ32にロードされる値は、常に、書込みアドレス信号のカレント値である。次のステップ46で、EQWフラグ信号が論理「1」になったことを検出すると、ステップ48に進み、出力アドレス・カウンタ32の計数動作をスタートさせると共に、DAV信号をアサート(論理「1」の状態に)する。すなわち、EQWフラグが論理「1」になると、更新データ長Kまでの書込み動作が完了したことになるので(なお、データの書込み動作自体はリアルタイム動作の故に中断することなく継続されている点に留意されたい。)、この更新データ長Kまでの書込み動作の完了時のアドレス値は、出力アドレス・カウンタ32にロードされており、出力アドレス・カウンタ32が読出しクロックの計数を開始すると、書込み動作により更新されたアドレスの次のアドレスのデータから読出し動作が開始されることになる。上述のように、読出しクロックの周波数は、書込みクロックの周波数より十分高く、書込み動作の完了後に読出し動作が開始されるように、書込み制御回路38を設けたので、同一アドレスに対して読み出しと書込みの動作が同時に競合することはない。
【0015】
このようにして、データの読出し動作が開始された後、ステート・マシン34が読出しアドレス・デコーダ36からのEQRフラグ信号の論理「1」を検出すると、1フレームのデータの読出し動作が完了したので、処理は、ステップ42へと戻され、以後同様の動作が繰り返し実行される。
【0016】
以上、本発明の好適実施例を説明したが、本発明は、上述の実施例のみに限定されるものではなく、本発明の要旨から逸脱することなく、種々の変形及び修正を加え得ることは当業者には明らかである。本発明のリアルタイム・データ・バッファ装置は、一般に入手が容易な部品のみで構成が可能であり、リアルタイムにデータを書込みながら、所望のデータ長のフレーム・データを任意のデータ更新率に設定して読み出すという複雑な動作を実現できる。フレーム・データ長N及び更新データ長Kは任意に設定できるので、柔軟性、汎用性、拡張性に富んでいる。書込みアドレスのカレント値を出力アドレス・カウンタにロードする構成なので、読出し動作のために専用のアドレス演算器を設ける必要はない。アドレス・デコーダにより、アドレス・カウンタの出力データの上位ビットをマスクしてフレーム長を任意ビットに設定できるので、カウンタの高速性を損なうことがない。全体として構成が簡単なので、ステート・マシンの構成が容易であり、高速動作の維持、コストの低減等の大きな効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態の一例を示すブロック図である。
【図2】図1の制御回路の構成の一例を示すブロック図である。
【図3】図2のステート・マシンの動作の説明をするための流れ図である。
【図4】従来のリアルタイムFFTアナライザの構成を示すブロック図である。
【符号の説明】
22 デュアル・ポート・メモリ
26 入力アドレス・カウンタ
28 書込みアドレス・デコーダ
30 レジスタ
32 出力アドレス・カウンタ
34 ステート・マシン(制御手段)
36 読出しアドレス・デコーダ
38 書込み制御回路
Claims (3)
- 書込みアドレスに応じて第1ポートを介してリアルタイムでデータが書き込まれ、読出しアドレスに応じて第2ポートを介してデータが読み出されるデュアル・ポート・メモリと、
書込みクロックを中断することなく計数し、上記書込みアドレスを発生する入力アドレス・カウンタと、
上記書込みアドレスのカレント値がロードされる出力アドレス・カウンタと、
上記書込みアドレスの値が選択可能な更新データ長に対応する設定値に一致した時に上記出力アドレス・カウンタが読出しクロックの計数を開始して上記読出しアドレスを発生し、上記更新データ長より長い所定のフレーム・データ長のデータを読み出しする制御を行う制御手段とを具え、
上記フレーム・データ長のデータの内、上記更新データ長のデータが更新されたデータであることを特徴とするリアルタイム・データ・バッファ装置。 - 上記入力アドレス・カウンタの出力の選択された上位ビット数だけマスクして所望ビット数の上記書込みアドレスを発生する書込みアドレス・デコーダを具えることを特徴とする請求項1記載のリアルタイム・データ・バッファ装置。
- 上記出力アドレス・カウンタの出力の選択された上位ビット数だけマスクして所望ビット数の上記読出しアドレスを発生する読出しアドレス・デコーダを具えることを特徴とする請求項1又は2記載のリアルタイム・データ・バッファ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01966697A JP3621539B2 (ja) | 1997-01-17 | 1997-01-17 | リアルタイム・データ・バッファ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01966697A JP3621539B2 (ja) | 1997-01-17 | 1997-01-17 | リアルタイム・データ・バッファ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10207686A JPH10207686A (ja) | 1998-08-07 |
JP3621539B2 true JP3621539B2 (ja) | 2005-02-16 |
Family
ID=12005576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01966697A Expired - Fee Related JP3621539B2 (ja) | 1997-01-17 | 1997-01-17 | リアルタイム・データ・バッファ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3621539B2 (ja) |
-
1997
- 1997-01-17 JP JP01966697A patent/JP3621539B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10207686A (ja) | 1998-08-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
US5361365A (en) | Microprocessor for selectively performing cold and warm starts | |
JP3621539B2 (ja) | リアルタイム・データ・バッファ装置 | |
KR100391041B1 (ko) | 마이크로코드명령에대한정보를갱신하기위한방법및장치 | |
JPH0679289B2 (ja) | マイクロコントローラユニット | |
JPH05324452A (ja) | 外部メモリインタフェース回路 | |
JP2758624B2 (ja) | マイクロプログラムの調速方式 | |
JPH035958Y2 (ja) | ||
JP2634893B2 (ja) | シングルチップマイクロコンピュータ | |
JP3188042B2 (ja) | ディジタル計算機におけるテーブル検索装置 | |
JPH0573296A (ja) | マイクロコンピユータ | |
JP3366235B2 (ja) | データ読み出し制御装置 | |
JPH0335334A (ja) | 情報処理装置 | |
JPH05266685A (ja) | 記憶装置 | |
JP3693873B2 (ja) | マスクビット数演算装置、ベクトル処理装置、情報処理装置 | |
JP3443215B2 (ja) | シリアル入力及び出力装置 | |
JPS5995719A (ja) | デ−タ処理装置 | |
JP2002050946A (ja) | 入力パルス列と基準パルス列の相関を求める方法および相関器 | |
JPH0573023A (ja) | 表示制御装置 | |
JPH05145383A (ja) | ロジツクアナライザ | |
JPH01284926A (ja) | 演算装置の命令読出方式 | |
JPH0231247A (ja) | データ処理装置 | |
JPH05342153A (ja) | Fifoアクセス回路 | |
JP2000250733A (ja) | 画像表示システム及びその画像表示方法 | |
JPS59123054A (ja) | イニシアル検出方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040608 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040611 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040903 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041116 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041118 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071126 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101126 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101126 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111126 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111126 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121126 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131126 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |