JP2820222B2 - 画像信号処理装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は画像信号処理装置に関
し、特に画像信号をデジタルデータとして取り込み水平
方向に対しデジタル的に縮小処理を行い、またフィルタ
リング処理を行う画像信号処理装置に係るものである。
し、特に画像信号をデジタルデータとして取り込み水平
方向に対しデジタル的に縮小処理を行い、またフィルタ
リング処理を行う画像信号処理装置に係るものである。
【０００２】
【従来の技術】デジタルデータとして取り込まれた、画
像信号の水平方向に縮小処理を行う場合、その縮小率に
応じて水平区間内の画素データに対し間引き処理を行
う。 （１）従来例１ 従来の画像処理装置における縮小処理は、例えば図１０
に示す如き画素間引き処理回路を用いて構成されてい
る。この従来装置は、所望の縮小率を得るための整数値
を演算する演算回路１０１と、その演算結果によりカウ
ント数を設定されるプログラムカウンタ１０２と、プロ
グラムカウンタ１０２からのキャリー出力を間引き信号
として用い画素データの間引き処理を行う間引き回路１
０３と、処理された画像データを格納する画像記憶回路
１０４とより構成される。
像信号の水平方向に縮小処理を行う場合、その縮小率に
応じて水平区間内の画素データに対し間引き処理を行
う。 （１）従来例１ 従来の画像処理装置における縮小処理は、例えば図１０
に示す如き画素間引き処理回路を用いて構成されてい
る。この従来装置は、所望の縮小率を得るための整数値
を演算する演算回路１０１と、その演算結果によりカウ
ント数を設定されるプログラムカウンタ１０２と、プロ
グラムカウンタ１０２からのキャリー出力を間引き信号
として用い画素データの間引き処理を行う間引き回路１
０３と、処理された画像データを格納する画像記憶回路
１０４とより構成される。
【０００３】次に、この従来装置の動作について説明す
る。演算回路１０１は、例えばＣＰＵ及びこのＣＰＵの
動作プログラムを内蔵したマイクロコンピュータや、こ
のマイクロコンピュータを搭載したパーソナルコンピュ
ータからなり、原画像データから所望の画像サイズへの
縮小率を得るための整数値を演算するもので、その演算
結果は、プログラムカウンタ１０２に対しオフセット値
として供給される。プログラムカウンタ１０２は、演算
回路１０１より供給されたオフセット値から、画像デー
タと同期のとれたクロック信号によってカウントアップ
され、縮小率に応じた間引き信号となるキャリー出力を
間引き回路１０３に供給する。間引き回路１０３は、画
像データが所定のタイミングで書き込まれる従来公知の
書き込み自在な画像メモリ（ＶＲＡＭ等）である画像記
憶回路１０４に対し、書き込み制御信号によって画像デ
ータの書き込みの制御を行う。この時、間引き回路１０
３へ供給される間引き信号がイネーブルの場合、そのタ
イミングで伝送される画像信号の画像記憶回路１０４に
対する書き込みを抑え、次に伝送されてくる画像データ
を詰めて画像記憶回路１０４に書き込むことにより、画
像記憶回路１０４上に原画像に対し縮小処理の施された
画像データを展開する。
る。演算回路１０１は、例えばＣＰＵ及びこのＣＰＵの
動作プログラムを内蔵したマイクロコンピュータや、こ
のマイクロコンピュータを搭載したパーソナルコンピュ
ータからなり、原画像データから所望の画像サイズへの
縮小率を得るための整数値を演算するもので、その演算
結果は、プログラムカウンタ１０２に対しオフセット値
として供給される。プログラムカウンタ１０２は、演算
回路１０１より供給されたオフセット値から、画像デー
タと同期のとれたクロック信号によってカウントアップ
され、縮小率に応じた間引き信号となるキャリー出力を
間引き回路１０３に供給する。間引き回路１０３は、画
像データが所定のタイミングで書き込まれる従来公知の
書き込み自在な画像メモリ（ＶＲＡＭ等）である画像記
憶回路１０４に対し、書き込み制御信号によって画像デ
ータの書き込みの制御を行う。この時、間引き回路１０
３へ供給される間引き信号がイネーブルの場合、そのタ
イミングで伝送される画像信号の画像記憶回路１０４に
対する書き込みを抑え、次に伝送されてくる画像データ
を詰めて画像記憶回路１０４に書き込むことにより、画
像記憶回路１０４上に原画像に対し縮小処理の施された
画像データを展開する。
【０００４】（２）従来例２ また、従来の画像処理装置における縮小処理に対し、画
像記憶回路前段にデジタルフィルタ回路を用いた例が知
られている（特開平４−５７５７７号公報参照）。図１
１はこの従来装置の構成を示すブロック図である。この
従来装置は、同図に示すように、Ａ／Ｄ変換回路２０１
と、デジタル低域フィルタ２０２（ＬＰＦ：Ｌｏｗ Ｐ
ａｓｓ Ｆｉｌｔｅｒ）と、内挿回路２０３と、縮小回
路２０４と、画像メモリ２０５とから構成される。
像記憶回路前段にデジタルフィルタ回路を用いた例が知
られている（特開平４−５７５７７号公報参照）。図１
１はこの従来装置の構成を示すブロック図である。この
従来装置は、同図に示すように、Ａ／Ｄ変換回路２０１
と、デジタル低域フィルタ２０２（ＬＰＦ：Ｌｏｗ Ｐ
ａｓｓ Ｆｉｌｔｅｒ）と、内挿回路２０３と、縮小回
路２０４と、画像メモリ２０５とから構成される。
【０００５】この従来装置の動作について説明する。Ａ
／Ｄ変換回路２０１に入力されるアナログ画像信号は、
一定周期Ｔのクロックでサンプリングしてデジタルデー
タに変換される。デジタルに変換された画像データは、
後述の縮小処理の際に生じる折り返し歪み等の発生を避
けるため、デジタルＬＰＦ２０２に供給され、画像の水
平方向及び垂直方向に対して高域成分を減衰される。デ
ジタルＬＰＦ２０２によって高域成分を減衰された画像
信号は、内挿回路２０３に供給され、Ａ／Ｄ変換回路２
０１によってサンプリングした画像データを疑似的に２
倍にし、縮小回路２０４に供給する。縮小回路２０４で
は、前述の従来装置とほぼ同様の処理により画像メモリ
２０５に対し所望の縮小率となる画像データを書き込
む。
／Ｄ変換回路２０１に入力されるアナログ画像信号は、
一定周期Ｔのクロックでサンプリングしてデジタルデー
タに変換される。デジタルに変換された画像データは、
後述の縮小処理の際に生じる折り返し歪み等の発生を避
けるため、デジタルＬＰＦ２０２に供給され、画像の水
平方向及び垂直方向に対して高域成分を減衰される。デ
ジタルＬＰＦ２０２によって高域成分を減衰された画像
信号は、内挿回路２０３に供給され、Ａ／Ｄ変換回路２
０１によってサンプリングした画像データを疑似的に２
倍にし、縮小回路２０４に供給する。縮小回路２０４で
は、前述の従来装置とほぼ同様の処理により画像メモリ
２０５に対し所望の縮小率となる画像データを書き込
む。
【０００６】
【発明が解決しようとする課題】しかるに、図１０に示
す従来装置では、その縮小処理により原画像と比較して
周波数成分の違いが生じ、その周波数成分の高いところ
では、高域成分が低域成分に折り返す水平方向の折り返
し歪みが現れてしまう。図１１に示す従来装置では、図
１０の従来装置の縮小回路前段に、デジタルＬＰＦ２０
２を挿入した形の構成となっており、原画像データの高
周波成分を減衰させているため、縮小処理後での折り返
し歪みの発生は防ぐことができる。しかし、図１０の従
来装置及び図１１の従来装置は、ともに水平方向の画素
間引きを行う際、その間引きの位置が隣接する水平方向
の画像ラインごとで同一であるため、縮小率が低い場合
に、画素間引きを行った位置に対して、垂直方向に縞が
生じてしまう。
す従来装置では、その縮小処理により原画像と比較して
周波数成分の違いが生じ、その周波数成分の高いところ
では、高域成分が低域成分に折り返す水平方向の折り返
し歪みが現れてしまう。図１１に示す従来装置では、図
１０の従来装置の縮小回路前段に、デジタルＬＰＦ２０
２を挿入した形の構成となっており、原画像データの高
周波成分を減衰させているため、縮小処理後での折り返
し歪みの発生は防ぐことができる。しかし、図１０の従
来装置及び図１１の従来装置は、ともに水平方向の画素
間引きを行う際、その間引きの位置が隣接する水平方向
の画像ラインごとで同一であるため、縮小率が低い場合
に、画素間引きを行った位置に対して、垂直方向に縞が
生じてしまう。
【０００７】本発明は上記の点に鑑みなされたもので、
水平方向の折り返し歪みと垂直方向の縞の発生を生ずる
ことなく、画像データの縮小処理を精度良く実現できる
画像信号処理装置を提供することを目的とする。
水平方向の折り返し歪みと垂直方向の縞の発生を生ずる
ことなく、画像データの縮小処理を精度良く実現できる
画像信号処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】かかる目的を達成するた
め、本発明による画像信号処理装置は、図１にその基本
構成を示すように、原画像データの画像サイズから所望
の画像サイズの縮小画像を得るための縮小比データを用
い、隣接する水平方向のライン間での間引き箇所が水平
方向へズレるようにする間引き信号と、フィルタリング
制御のための制御信号とを発生する縮小制御回路１と、
原画像データを１水平同期区間保持するラインメモリ６
と、縮小制御回路２から出力される制御信号とラインメ
モリに保持される１水平同期区間の画像データとを用い
原画像データに対して水平及び垂直方向にデジタル低域
フィルタ処理を行うデジタルフィルタ回路４と、縮小制
御回路２から出力される間引き信号を用い、デジタルフ
ィルタ回路４の出力である画像データの水平方向の縮小
を実現するため書き込み制御信号を出力する間引き回路
３と、この間引き回路３からの書き込み制御信号により
デジタルフィルタ回路４によるデジタル低域フィルタリ
ング処理後の画像データを書き込む画像メモリ５とを有
する構成としたものである。縮小制御回路２から出力さ
れる制御信号は、間引きにより生ずる水平方向へズレ
を、デジタルフィルタ回路４での垂直方向のフィルタリ
ング処理により補正できる形態のものが良い。
め、本発明による画像信号処理装置は、図１にその基本
構成を示すように、原画像データの画像サイズから所望
の画像サイズの縮小画像を得るための縮小比データを用
い、隣接する水平方向のライン間での間引き箇所が水平
方向へズレるようにする間引き信号と、フィルタリング
制御のための制御信号とを発生する縮小制御回路１と、
原画像データを１水平同期区間保持するラインメモリ６
と、縮小制御回路２から出力される制御信号とラインメ
モリに保持される１水平同期区間の画像データとを用い
原画像データに対して水平及び垂直方向にデジタル低域
フィルタ処理を行うデジタルフィルタ回路４と、縮小制
御回路２から出力される間引き信号を用い、デジタルフ
ィルタ回路４の出力である画像データの水平方向の縮小
を実現するため書き込み制御信号を出力する間引き回路
３と、この間引き回路３からの書き込み制御信号により
デジタルフィルタ回路４によるデジタル低域フィルタリ
ング処理後の画像データを書き込む画像メモリ５とを有
する構成としたものである。縮小制御回路２から出力さ
れる制御信号は、間引きにより生ずる水平方向へズレ
を、デジタルフィルタ回路４での垂直方向のフィルタリ
ング処理により補正できる形態のものが良い。
【０００９】縮小制御回路２は、図４に示すように、水
平同期区間が偶数ライン目であるか、奇数ライン目であ
るかを示すライン判定信号を発生するライン判定信号発
生手段（フリップフロップ回路２１）と、原画像データ
から水平方向に対し所望の画像サイズへの縮小率を得る
ための縮小比データを用い、画素間引きを行う際の間引
き信号となるキャリー信号を発生するプログラムカウン
タ２２と、このプログラムカウンタ２２からのキャリー
信号を１ドットクロックサイクル単位でディレイさせる
信号遅延手段（レジスタ２３１・２３２）と、プログラ
ムカウンタ２２からのキャリー信号と信号遅延手段によ
り複数ドットクロックサイクルディレイしたキャリー信
号とをライン判定信号により選択する選択手段（セレク
タ２４）と、プログラムカウンタ２２からのキャリー信
号と、信号遅延手段からの複数ドットクロックサイクル
ディレイしたキャリー信号から、画素データのズレの生
じてしまう区間を示すフィルタ制御信号を出力するフィ
ルタ制御信号発生回路２５と、デジタルフィルタ回路内
の垂直方向のデジタル低域フィルタリング処理の動作を
制御するセレクト信号を出力するセレクト信号発生回路
２６とで構成することができる。これらに加え、図９に
示すように、原画像データから水平方向に対し所望の画
像サイズへの縮小率を得るための縮小比データを用い、
縮小率の高低を監視し縮小率の高低を示す信号を発生す
る縮小率監視手段（デコーダ７１）と、縮小制御回路か
ら出力される制御信号に対し、その最終出力段で縮小率
の高低を示す信号によりマスク処理を行うマスク手段
（ゲート回路７２・７３・７４）とを更に備えると良
い。
平同期区間が偶数ライン目であるか、奇数ライン目であ
るかを示すライン判定信号を発生するライン判定信号発
生手段（フリップフロップ回路２１）と、原画像データ
から水平方向に対し所望の画像サイズへの縮小率を得る
ための縮小比データを用い、画素間引きを行う際の間引
き信号となるキャリー信号を発生するプログラムカウン
タ２２と、このプログラムカウンタ２２からのキャリー
信号を１ドットクロックサイクル単位でディレイさせる
信号遅延手段（レジスタ２３１・２３２）と、プログラ
ムカウンタ２２からのキャリー信号と信号遅延手段によ
り複数ドットクロックサイクルディレイしたキャリー信
号とをライン判定信号により選択する選択手段（セレク
タ２４）と、プログラムカウンタ２２からのキャリー信
号と、信号遅延手段からの複数ドットクロックサイクル
ディレイしたキャリー信号から、画素データのズレの生
じてしまう区間を示すフィルタ制御信号を出力するフィ
ルタ制御信号発生回路２５と、デジタルフィルタ回路内
の垂直方向のデジタル低域フィルタリング処理の動作を
制御するセレクト信号を出力するセレクト信号発生回路
２６とで構成することができる。これらに加え、図９に
示すように、原画像データから水平方向に対し所望の画
像サイズへの縮小率を得るための縮小比データを用い、
縮小率の高低を監視し縮小率の高低を示す信号を発生す
る縮小率監視手段（デコーダ７１）と、縮小制御回路か
ら出力される制御信号に対し、その最終出力段で縮小率
の高低を示す信号によりマスク処理を行うマスク手段
（ゲート回路７２・７３・７４）とを更に備えると良
い。
【００１０】ディジタルフィルタ回路４は、図６に示す
ように、原画像データに対して垂直方向にデジタル低域
フィルタリング処理を行う垂直フィルタ回路４１と、原
画像データに対して水平方向にデジタル低域フィルタリ
ング処理を行う水平フィルタ回路４２とからなる。
ように、原画像データに対して垂直方向にデジタル低域
フィルタリング処理を行う垂直フィルタ回路４１と、原
画像データに対して水平方向にデジタル低域フィルタリ
ング処理を行う水平フィルタ回路４２とからなる。
【００１１】垂直フィルタ回路４１は、図７に示すよう
に、原画像データとラインメモリに保持される画像デー
タをそれぞれに１ドットクロックサイクル単位でディレ
イさせる１画素データ遅延手段（レジスタ４１１・４１
２）と、原画像データとラインメモリ６に保持される画
像データを１画素データ遅延手段の出力とを縮小制御回
路２からのセレクト信号により選択する画素データ選択
手段（セレクタ４１３・４１４）と、この画素データ選
択手段からの画像データに対し任意の係数を乗算する乗
算器４１５１・４１５２と、この乗算器からの出力画像
データを加算する加算器４１６と、この加算器の加算結
果を１ドットクロックサイクル単位でディレイさせる加
算データ遅延手段（レジスタ４１７）と、加算器の加算
結果と加算結果遅延手段からの出力をライン判定信号に
より選択する加算結果選択手段（セレクタ４１８）とで
構成することができる。
に、原画像データとラインメモリに保持される画像デー
タをそれぞれに１ドットクロックサイクル単位でディレ
イさせる１画素データ遅延手段（レジスタ４１１・４１
２）と、原画像データとラインメモリ６に保持される画
像データを１画素データ遅延手段の出力とを縮小制御回
路２からのセレクト信号により選択する画素データ選択
手段（セレクタ４１３・４１４）と、この画素データ選
択手段からの画像データに対し任意の係数を乗算する乗
算器４１５１・４１５２と、この乗算器からの出力画像
データを加算する加算器４１６と、この加算器の加算結
果を１ドットクロックサイクル単位でディレイさせる加
算データ遅延手段（レジスタ４１７）と、加算器の加算
結果と加算結果遅延手段からの出力をライン判定信号に
より選択する加算結果選択手段（セレクタ４１８）とで
構成することができる。
【００１２】水平フィルタ回路４２は、図８に示すよう
に、原画像データとラインメモリに保持される画像デー
タをそれぞれに１ドットクロックサイクル単位でディレ
イさせる複数の１画素データ遅延手段（レジスタ４２１
１〜４２１４）と、画素データ選択手段からの画像デー
タに対し任意の係数を乗算する複数の乗算器４２２１〜
４２２５と、この乗算器からの出力画像データを加算す
る複数の加算器４２３１〜４２３４とで構成することが
できる。
に、原画像データとラインメモリに保持される画像デー
タをそれぞれに１ドットクロックサイクル単位でディレ
イさせる複数の１画素データ遅延手段（レジスタ４２１
１〜４２１４）と、画素データ選択手段からの画像デー
タに対し任意の係数を乗算する複数の乗算器４２２１〜
４２２５と、この乗算器からの出力画像データを加算す
る複数の加算器４２３１〜４２３４とで構成することが
できる。
【００１３】
【作用】本発明によれば、原画像データの高周波成分を
減衰させるため、縮小処理後での折り返し歪みの発生を
防ぐことができる。また、水平方向の画素間引きを行う
際、その間引きの位置が、隣接する水平方向の画像ライ
ンで水平方向にズラし、そのズレを垂直方向のフィルタ
リング処理で補正する、垂直方向の縞の発生も防止する
ことができる。また、縮小率を監視することにより、縮
小率がある任意の値よりも高くなった場合、隣接する水
平方向のライン間での間引き箇所のズラす制御を停止す
ることができる。
減衰させるため、縮小処理後での折り返し歪みの発生を
防ぐことができる。また、水平方向の画素間引きを行う
際、その間引きの位置が、隣接する水平方向の画像ライ
ンで水平方向にズラし、そのズレを垂直方向のフィルタ
リング処理で補正する、垂直方向の縞の発生も防止する
ことができる。また、縮小率を監視することにより、縮
小率がある任意の値よりも高くなった場合、隣接する水
平方向のライン間での間引き箇所のズラす制御を停止す
ることができる。
【００１４】
【実施例】次に、本発明の画像処理装置の実施例につい
て図面を参照して説明する。図１は、本発明の第１実施
例のブロック図を示す。本実施例は演算回路１、縮小制
御回路２、間引き回路３、デジタルフィルタ回路４、画
像メモリ５及びラインメモリ６より構成されている。
て図面を参照して説明する。図１は、本発明の第１実施
例のブロック図を示す。本実施例は演算回路１、縮小制
御回路２、間引き回路３、デジタルフィルタ回路４、画
像メモリ５及びラインメモリ６より構成されている。
【００１５】演算回路１は、所望の水平方向の縮小率を
得るための縮小比データを出力する。縮小制御回路２
は、演算回路１から出力される縮小比データから間引き
信号と、デジタルフィルタ回路４内の動作を選択する第
１セレクト信号及び第２セレクト信号と、画像信号の水
平及び垂直信号よりライン判定信号とを生成し出力す
る。間引き回路３は、縮小制御回路２から出力される間
引き信号を用い、画像メモリ５への書き込みを制御す
る。デジタルフィルタ回路４は、画像データと同期が取
れさらに１画素データとパルス幅が同等なドットクロッ
クと、縮小制御回路２から出力されるライン判定信号と
第１セレクト信号及び第２セレクト信号とにより、ライ
ンメモリ６を用いて画像データに対して水平及び垂直方
向にデジタル低域フィルタ（ＬＰＦ：Ｌｏｗ Ｐａｓｓ
Ｆｉｌｔｅｒ）処理を行う。画像メモリ５は、間引き
回路３からの書き込み制御信号を用いデジタルＬＰＦ処
理後のデータを書き込む。
得るための縮小比データを出力する。縮小制御回路２
は、演算回路１から出力される縮小比データから間引き
信号と、デジタルフィルタ回路４内の動作を選択する第
１セレクト信号及び第２セレクト信号と、画像信号の水
平及び垂直信号よりライン判定信号とを生成し出力す
る。間引き回路３は、縮小制御回路２から出力される間
引き信号を用い、画像メモリ５への書き込みを制御す
る。デジタルフィルタ回路４は、画像データと同期が取
れさらに１画素データとパルス幅が同等なドットクロッ
クと、縮小制御回路２から出力されるライン判定信号と
第１セレクト信号及び第２セレクト信号とにより、ライ
ンメモリ６を用いて画像データに対して水平及び垂直方
向にデジタル低域フィルタ（ＬＰＦ：Ｌｏｗ Ｐａｓｓ
Ｆｉｌｔｅｒ）処理を行う。画像メモリ５は、間引き
回路３からの書き込み制御信号を用いデジタルＬＰＦ処
理後のデータを書き込む。
【００１６】次に、図１と図２を参照して本実施例の動
作を説明する。なお、図２は、原画像に対して本発明に
より縮小処理を行った場合の画素間引きのイメージを、
従来の方法による場合と対比して示す図である。
作を説明する。なお、図２は、原画像に対して本発明に
より縮小処理を行った場合の画素間引きのイメージを、
従来の方法による場合と対比して示す図である。
【００１７】通常、デジタル画像データに対し水平方向
に縮小処理を行う場合、縮小処理後に生じる折り返し歪
み等を防止するため、デジタル処理による低域フィルタ
リング処理を行った後、画素メモリ等を用い画像データ
の水平方向のライン内でデータ書き込みの制御を行い、
縮小率に応じた画素データの間引き処理を行う。本実施
例では、デジタル処理による低域フィルタリング処理を
水平方向に５タップ、垂直方向に２タップと仮定し、ま
た所望の水平方向の縮小率を原画像に対し８分の７と仮
定する。
に縮小処理を行う場合、縮小処理後に生じる折り返し歪
み等を防止するため、デジタル処理による低域フィルタ
リング処理を行った後、画素メモリ等を用い画像データ
の水平方向のライン内でデータ書き込みの制御を行い、
縮小率に応じた画素データの間引き処理を行う。本実施
例では、デジタル処理による低域フィルタリング処理を
水平方向に５タップ、垂直方向に２タップと仮定し、ま
た所望の水平方向の縮小率を原画像に対し８分の７と仮
定する。
【００１８】演算回路１は、例えばＣＰＵ及びこのＣＰ
Ｕの動作プログラムを内蔵したマイクロコンピュータ
や、このマイクロコンピュータを搭載したパーソナルコ
ンピュータからなり、原画像データから水平方向に対
し、所望の画像サイズへの縮小率を得るための整数値を
演算する。この整数値は、例えば原画像データの水平方
向の幅がＡ画素である場合にＢ画素に縮小したい場合、
次の式により得られる。 整数値＝Ａ／（Ａ−Ｂ） ここで、原画像データの水平方向の幅が６４０画素で、
所望の縮小率の８分の７となる５６０画素に縮小を行い
たい場合、上記の式を用いると整数値８が得られる。
Ｕの動作プログラムを内蔵したマイクロコンピュータ
や、このマイクロコンピュータを搭載したパーソナルコ
ンピュータからなり、原画像データから水平方向に対
し、所望の画像サイズへの縮小率を得るための整数値を
演算する。この整数値は、例えば原画像データの水平方
向の幅がＡ画素である場合にＢ画素に縮小したい場合、
次の式により得られる。 整数値＝Ａ／（Ａ−Ｂ） ここで、原画像データの水平方向の幅が６４０画素で、
所望の縮小率の８分の７となる５６０画素に縮小を行い
たい場合、上記の式を用いると整数値８が得られる。
【００１９】縮小制御回路２は、この整数値８を用い所
望の水平方向の縮小率である８分の７の画素数とするた
め８画素に１度の割合で間引き信号を生成する。ここで
縮小制御回路２では、この間引き信号を発生させる際
に、水平方向の画素のライン内で画素間引きを行う位置
を、図２に示すように、時間的に隣接する水平方向のラ
イン間で画素間引きを行う位置が同位置とならないよう
に制御する。このような制御を行うと、隣接する水平方
向のライン間での画素が水平方向にズレるので、これを
補正するため、縮小制御回路２は、垂直方向のフィルタ
リング処理を制御する制御信号をデジタルフィルタ回路
４に供給する。
望の水平方向の縮小率である８分の７の画素数とするた
め８画素に１度の割合で間引き信号を生成する。ここで
縮小制御回路２では、この間引き信号を発生させる際
に、水平方向の画素のライン内で画素間引きを行う位置
を、図２に示すように、時間的に隣接する水平方向のラ
イン間で画素間引きを行う位置が同位置とならないよう
に制御する。このような制御を行うと、隣接する水平方
向のライン間での画素が水平方向にズレるので、これを
補正するため、縮小制御回路２は、垂直方向のフィルタ
リング処理を制御する制御信号をデジタルフィルタ回路
４に供給する。
【００２０】デジタルフィルタ回路４は、画像データの
縮小処理後に生じる折り返し歪みを防止するために、ラ
インメモリ６を用いて原画像データに対し水平及び垂直
方向にデジタル的に低域フィルタリング処理を行い、原
画像データの高周波成分を減衰させる。ここでデジタル
フィルタ回路４は、垂直方向のフィルタリング処理を行
う際に、縮小制御回路２での制御によって生ずる前述の
画素の水平方向のズレを補正するため、図３のようなイ
メージで間引き画素を避けてフィルタリング処理を行
う。
縮小処理後に生じる折り返し歪みを防止するために、ラ
インメモリ６を用いて原画像データに対し水平及び垂直
方向にデジタル的に低域フィルタリング処理を行い、原
画像データの高周波成分を減衰させる。ここでデジタル
フィルタ回路４は、垂直方向のフィルタリング処理を行
う際に、縮小制御回路２での制御によって生ずる前述の
画素の水平方向のズレを補正するため、図３のようなイ
メージで間引き画素を避けてフィルタリング処理を行
う。
【００２１】間引き回路３は、デジタルフィルタ回路４
の出力画像データを画像メモリ６へ書き込む際に、縮小
制御回路２より供給される間引き信号を用いて、間引く
画素に対して画像メモリ６への非書き込み及び非書き込
み時の画像メモリ６へのアドレスのノンカウント等を行
う。
の出力画像データを画像メモリ６へ書き込む際に、縮小
制御回路２より供給される間引き信号を用いて、間引く
画素に対して画像メモリ６への非書き込み及び非書き込
み時の画像メモリ６へのアドレスのノンカウント等を行
う。
【００２２】これにより、本実施例によれば、画像デー
タに対して水平方向に縮小処理を行い、その縮小率が低
い場合に生じてしまう垂直方向の縞を、縮小制御回路２
により、画素間引きの水平方向の画像データライン内で
の位置を、隣接するライン間で同じにならないように制
御し、また、このために生じる画素のズレをデジタルフ
ィルタ回路４の垂直方向のフィルタリングの制御を行う
ことで補正しているため、所望の画像サイズが原画像に
対して縮小率が低くても、垂直方向に縞の入ることなく
縮小画像を得ることができる。
タに対して水平方向に縮小処理を行い、その縮小率が低
い場合に生じてしまう垂直方向の縞を、縮小制御回路２
により、画素間引きの水平方向の画像データライン内で
の位置を、隣接するライン間で同じにならないように制
御し、また、このために生じる画素のズレをデジタルフ
ィルタ回路４の垂直方向のフィルタリングの制御を行う
ことで補正しているため、所望の画像サイズが原画像に
対して縮小率が低くても、垂直方向に縞の入ることなく
縮小画像を得ることができる。
【００２３】図４は、本実施例における縮小制御回路２
の構成例を示すブロック図である。図４において、縮小
制御回路２は、フリップフロップ回路２１、プログラム
カウンタ２２、レジスタ２３１、レジスタ２３２、セレ
クタ２４、フィルタ制御信号発生回路２５及びセレクト
信号発生回路２６から構成される。
の構成例を示すブロック図である。図４において、縮小
制御回路２は、フリップフロップ回路２１、プログラム
カウンタ２２、レジスタ２３１、レジスタ２３２、セレ
クタ２４、フィルタ制御信号発生回路２５及びセレクト
信号発生回路２６から構成される。
【００２４】フリップフロップ回路２１は、水平同期信
号をトリガ入力信号とし、垂直同期信号をリセット信号
とするトグルフリップフロップで、水平同期区間が偶数
ライン目であるか、奇数ライン目であるかを示すライン
判定信号を発生する。プログラムカウンタ２２は、原画
像データから水平方向に対し所望の画像サイズへの縮小
率を得るための整数値を示す縮小比データを用い、画素
間引きを行う際の間引き信号となる第１キャリー信号を
出力する。例えば、前述のように縮小率が８分の７であ
る場合、この第１キャリー信号はドットクロックの８サ
イクルに１度イネーブルとなる。
号をトリガ入力信号とし、垂直同期信号をリセット信号
とするトグルフリップフロップで、水平同期区間が偶数
ライン目であるか、奇数ライン目であるかを示すライン
判定信号を発生する。プログラムカウンタ２２は、原画
像データから水平方向に対し所望の画像サイズへの縮小
率を得るための整数値を示す縮小比データを用い、画素
間引きを行う際の間引き信号となる第１キャリー信号を
出力する。例えば、前述のように縮小率が８分の７であ
る場合、この第１キャリー信号はドットクロックの８サ
イクルに１度イネーブルとなる。
【００２５】レジスタ２３１及び２３２は、プログラム
カウンタ２２からの第１キャリー信号を各１ドットクロ
ックサイクルディレイさせる。セレクタ２４は、プログ
ラムカウンタ２２からの第１キャリー信号と、レジスタ
２３２からの２ドットクロックサイクルディレイした第
２キャリー信号とをライン判定信号により選択し、隣接
する水平方向の画像データラインごとで間引き処理を行
う位置を水平方向へズラしている。フィルタ制御信号発
生回路２５は、第１キャリー信号と第２キャリー信号か
ら、隣接する水平方向の画像データラインごとで間引き
処理を行う位置をズラしていることにより、画素データ
のズレの生じている区間を示すフィルタ制御信号を出力
する。
カウンタ２２からの第１キャリー信号を各１ドットクロ
ックサイクルディレイさせる。セレクタ２４は、プログ
ラムカウンタ２２からの第１キャリー信号と、レジスタ
２３２からの２ドットクロックサイクルディレイした第
２キャリー信号とをライン判定信号により選択し、隣接
する水平方向の画像データラインごとで間引き処理を行
う位置を水平方向へズラしている。フィルタ制御信号発
生回路２５は、第１キャリー信号と第２キャリー信号か
ら、隣接する水平方向の画像データラインごとで間引き
処理を行う位置をズラしていることにより、画素データ
のズレの生じている区間を示すフィルタ制御信号を出力
する。
【００２６】セレクト信号発生回路２６は、デジタルフ
ィルタ回路４内の垂直フィルタ回路の動作を制御する第
１セレクト信号と第２セレクト信号を、ライン判定信号
とフィルタ制御信号から次の表１に示す真理値表によ
り、図５に示すタイミングチャートのタイミングで出力
する。ここで、レジスタ２３１とレジスタ２３２を用い
２ドットクロックサイクルの間引き箇所のズレを発生さ
せているが、ズレの幅は任意であり２ドットサイクルに
限定されるものではない。
ィルタ回路４内の垂直フィルタ回路の動作を制御する第
１セレクト信号と第２セレクト信号を、ライン判定信号
とフィルタ制御信号から次の表１に示す真理値表によ
り、図５に示すタイミングチャートのタイミングで出力
する。ここで、レジスタ２３１とレジスタ２３２を用い
２ドットクロックサイクルの間引き箇所のズレを発生さ
せているが、ズレの幅は任意であり２ドットサイクルに
限定されるものではない。
【００２７】
【表１】
【００２８】次に、デジタルフィルタ回路４は、図６に
示すように垂直フィルタ回路４１及び水平フィルタ回路
４２から構成され、原画像データに対してラインメモリ
６を用いて垂直フィルタリング処理及び水平フィルタリ
ング処理を行う。
示すように垂直フィルタ回路４１及び水平フィルタ回路
４２から構成され、原画像データに対してラインメモリ
６を用いて垂直フィルタリング処理及び水平フィルタリ
ング処理を行う。
【００２９】図７に垂直フィルタ回路４１の詳細を示
す。垂直フィルタ回路４１は、レジスタ４１１、レジス
タ４１２、セレクタ４１３、セレクタ４１４、乗算器４
１５１、乗算器４１５２、加算器４１６、レジスタ４１
７及びセレクタ４１８から構成される。レジスタ４１１
及び４１２は、原画像データである画像データ１と、ラ
インメモリ６により原画像データに対し１水平区間の時
間差を持たせた画像データ２を、１ドットクロックサイ
クル幅でディレイさせ、セレクタ４１３及びセレクタ４
１４に供給する。セレクタ４１３とセレクタ４１４は、
画像データ１及び画像データ２とレジスタ４１１及びレ
ジスタ４１２の出力である１ドットサイクルディレイさ
れた画像データとを、縮小制御回路２からのセレクト信
号１とセレクト信号２により選択し乗算器４１５１と乗
算器４１５２に供給する。乗算器４１５１と乗算器４１
５２は、それぞれの係数Ｋ１１とＫ１２をセレクタ４１
３及びセレクタ４１４からの出力の画像データとを乗算
し、加算器４１６によりそれらの値を加算する。それら
の動作により図３に示す垂直方向のフィルタリング処理
の隣接する画像のラインごとのフィルタリング処理の関
係を生成することができる。また、レジスタ４１７は、
前段までの回路構成でフィルタリング処理を行った際
に、奇数ライン目と偶数ライン目で出力データに対して
１ドットクロックサイクル幅の差が生ずるため、セレク
タ４１８とともにライン判定信号を用いて補正を行って
いる。
す。垂直フィルタ回路４１は、レジスタ４１１、レジス
タ４１２、セレクタ４１３、セレクタ４１４、乗算器４
１５１、乗算器４１５２、加算器４１６、レジスタ４１
７及びセレクタ４１８から構成される。レジスタ４１１
及び４１２は、原画像データである画像データ１と、ラ
インメモリ６により原画像データに対し１水平区間の時
間差を持たせた画像データ２を、１ドットクロックサイ
クル幅でディレイさせ、セレクタ４１３及びセレクタ４
１４に供給する。セレクタ４１３とセレクタ４１４は、
画像データ１及び画像データ２とレジスタ４１１及びレ
ジスタ４１２の出力である１ドットサイクルディレイさ
れた画像データとを、縮小制御回路２からのセレクト信
号１とセレクト信号２により選択し乗算器４１５１と乗
算器４１５２に供給する。乗算器４１５１と乗算器４１
５２は、それぞれの係数Ｋ１１とＫ１２をセレクタ４１
３及びセレクタ４１４からの出力の画像データとを乗算
し、加算器４１６によりそれらの値を加算する。それら
の動作により図３に示す垂直方向のフィルタリング処理
の隣接する画像のラインごとのフィルタリング処理の関
係を生成することができる。また、レジスタ４１７は、
前段までの回路構成でフィルタリング処理を行った際
に、奇数ライン目と偶数ライン目で出力データに対して
１ドットクロックサイクル幅の差が生ずるため、セレク
タ４１８とともにライン判定信号を用いて補正を行って
いる。
【００３０】図９に水平フィルタ回路４２の詳細を示
す。水平フィルタ回路４２は、レジスタ４２１１、レジ
スタ４２１２、レジスタ４２１３、レジスタ４２１４、
乗算器４２２１、乗算器４２２２、乗算器４２２３、乗
算器４２２４、乗算器４２２５、加算器４２３１、加算
器４２３２、加算器４２３３及び加算器４２３４から構
成される。レジスタ４２１１、レジスタ４２１２、レジ
スタ４２１３、レジスタ４２１４は、それぞれ入力の画
像データを１ドットクロックサイクル区間でディレイさ
せた後、乗算器４２２１、乗算器４２２２、乗算器４２
２３、乗算器４２２４、乗算器４２２５により係数Ｋ０
１，係数Ｋ０２，係数Ｋ０３，係数Ｋ０４，係数Ｋ０５
が乗算され加算器４２３１、加算器４２３２、加算器４
２３３、加算器４２３４に供給され結果的に５画素分の
データの成分を持った画像データを出力する。
す。水平フィルタ回路４２は、レジスタ４２１１、レジ
スタ４２１２、レジスタ４２１３、レジスタ４２１４、
乗算器４２２１、乗算器４２２２、乗算器４２２３、乗
算器４２２４、乗算器４２２５、加算器４２３１、加算
器４２３２、加算器４２３３及び加算器４２３４から構
成される。レジスタ４２１１、レジスタ４２１２、レジ
スタ４２１３、レジスタ４２１４は、それぞれ入力の画
像データを１ドットクロックサイクル区間でディレイさ
せた後、乗算器４２２１、乗算器４２２２、乗算器４２
２３、乗算器４２２４、乗算器４２２５により係数Ｋ０
１，係数Ｋ０２，係数Ｋ０３，係数Ｋ０４，係数Ｋ０５
が乗算され加算器４２３１、加算器４２３２、加算器４
２３３、加算器４２３４に供給され結果的に５画素分の
データの成分を持った画像データを出力する。
【００３１】なお、図７、図８で示す構成例では、垂直
方向のフィルタリング処理を２タップ、水平方向のフィ
ルタリング処理を５タップで行っているがこれに限定さ
れるものではなく、双方においてタップ数は任意であ
る。以上のような構成により、本実施例によれば、画像
データに対して水平方向に縮小処理を行った場合、画像
データの高周波成分が、低周波成分へ折り返す折り返し
歪みを防ぎ、また、その縮小率が低い場合に生じてしま
う垂直方向の縞を、縮小制御回路２により、画素間引き
の水平方向の画像データライン内での位置を、隣接する
ライン間で同じにならないように制御し、また、このた
めに生じる画素のズレをデジタルフィルタ回路４の垂直
方向のフィルタリングの制御を行うことで補正している
ため、所望の画像サイズが原画像に対して縮小率が低く
ても、垂直方向に縞の入ることなく縮小画像を得ること
ができる。
方向のフィルタリング処理を２タップ、水平方向のフィ
ルタリング処理を５タップで行っているがこれに限定さ
れるものではなく、双方においてタップ数は任意であ
る。以上のような構成により、本実施例によれば、画像
データに対して水平方向に縮小処理を行った場合、画像
データの高周波成分が、低周波成分へ折り返す折り返し
歪みを防ぎ、また、その縮小率が低い場合に生じてしま
う垂直方向の縞を、縮小制御回路２により、画素間引き
の水平方向の画像データライン内での位置を、隣接する
ライン間で同じにならないように制御し、また、このた
めに生じる画素のズレをデジタルフィルタ回路４の垂直
方向のフィルタリングの制御を行うことで補正している
ため、所望の画像サイズが原画像に対して縮小率が低く
ても、垂直方向に縞の入ることなく縮小画像を得ること
ができる。
【００３２】次に、本発明の第２実施例について説明す
る。図９は本発明の第２実施例の場合に第１実施例と差
分の生じる縮小制御回路７のブロック図を示す。同図
中、図４と同一構成部には同一符号を付し、その説明を
省略する。本実施例は、縮小制御回路２内にプログラム
カウンタ２２と平行してデコーダ７１を設け、デジタル
フィルタ回路４への出力制御信号の最終出力段に対しゲ
ート回路７２、ゲート回路７３、ゲート回路７４、を設
けた点に特徴がある。
る。図９は本発明の第２実施例の場合に第１実施例と差
分の生じる縮小制御回路７のブロック図を示す。同図
中、図４と同一構成部には同一符号を付し、その説明を
省略する。本実施例は、縮小制御回路２内にプログラム
カウンタ２２と平行してデコーダ７１を設け、デジタル
フィルタ回路４への出力制御信号の最終出力段に対しゲ
ート回路７２、ゲート回路７３、ゲート回路７４、を設
けた点に特徴がある。
【００３３】図１に示した第１実施例では、所望の縮小
率に応じず、常に隣接する水平方向にライン間での間引
き箇所のズラしを一定の値としているため、所望の縮小
率が高い場合に縮小処理後の画像に対し支障をきたす可
能性があるという問題がある。そこで、本実施例では、
これに対応するため、デコーダ７１を持つことにより縮
小率を監視し、縮小率がある任意の値よりも高くなった
場合、隣接する水平方向のライン間での間引き箇所をズ
ラす制御を停止し、所望の縮小率が高い場合にも縮小処
理後の画像に対し支障をきたすことなく、縮小処理後の
画像データを取り込むことができる。
率に応じず、常に隣接する水平方向にライン間での間引
き箇所のズラしを一定の値としているため、所望の縮小
率が高い場合に縮小処理後の画像に対し支障をきたす可
能性があるという問題がある。そこで、本実施例では、
これに対応するため、デコーダ７１を持つことにより縮
小率を監視し、縮小率がある任意の値よりも高くなった
場合、隣接する水平方向のライン間での間引き箇所をズ
ラす制御を停止し、所望の縮小率が高い場合にも縮小処
理後の画像に対し支障をきたすことなく、縮小処理後の
画像データを取り込むことができる。
【００３４】次に、本実施例の動作について説明する。
ここで、本実施例の動作は、第１実施例とほぼ同様であ
るため、動作的に差分のある縮小制御回路７についての
み動作を説明する。フリップフロップ回路２１は、水平
同期信号をトリガ入力信号とし、垂直同期信号をリセッ
ト信号とするトグルフリップフロップで、水平同期区間
が偶数ライン目であるか、奇数ライン目であるかを示す
ライン判定信号を発生する。プログラムカウンタ２２
は、原画像データから水平方向に対し所望の画像サイズ
への縮小率を得るための整数値を示す縮小比データを用
い、画素間引きを行う際の間引き信号となる第１キャリ
ー信号を出力する。例えば、前述のように縮小率が８分
の７である場合、この第１キャリー信号はドットクロッ
クの８サイクルに１度イネーブルとなる。
ここで、本実施例の動作は、第１実施例とほぼ同様であ
るため、動作的に差分のある縮小制御回路７についての
み動作を説明する。フリップフロップ回路２１は、水平
同期信号をトリガ入力信号とし、垂直同期信号をリセッ
ト信号とするトグルフリップフロップで、水平同期区間
が偶数ライン目であるか、奇数ライン目であるかを示す
ライン判定信号を発生する。プログラムカウンタ２２
は、原画像データから水平方向に対し所望の画像サイズ
への縮小率を得るための整数値を示す縮小比データを用
い、画素間引きを行う際の間引き信号となる第１キャリ
ー信号を出力する。例えば、前述のように縮小率が８分
の７である場合、この第１キャリー信号はドットクロッ
クの８サイクルに１度イネーブルとなる。
【００３５】レジスタ２３１及び２３２は、プログラム
カウンタ２２からの第１キャリー信号を各１ドットクロ
ックサイクルディレイさせる。セレクタ２４は、プログ
ラムカウンタ２２からの第１キャリー信号と、レジスタ
２３２からの２ドットクロックサイクルディレイした第
２キャリー信号とをライン判定信号により選択し、隣接
する水平方向の画像データラインごとで間引き処理を行
う位置をズラしている。フィルタ制御信号発生回路２５
は、第１キャリー信号と第２キャリー信号から、隣接す
る水平方向の画像データラインごとで間引き処理を行う
位置をズラしていることにより、画素データのズレの生
じている区間を示すフィルタ制御信号を出力する。
カウンタ２２からの第１キャリー信号を各１ドットクロ
ックサイクルディレイさせる。セレクタ２４は、プログ
ラムカウンタ２２からの第１キャリー信号と、レジスタ
２３２からの２ドットクロックサイクルディレイした第
２キャリー信号とをライン判定信号により選択し、隣接
する水平方向の画像データラインごとで間引き処理を行
う位置をズラしている。フィルタ制御信号発生回路２５
は、第１キャリー信号と第２キャリー信号から、隣接す
る水平方向の画像データラインごとで間引き処理を行う
位置をズラしていることにより、画素データのズレの生
じている区間を示すフィルタ制御信号を出力する。
【００３６】セレクト信号発生回路２６は、デジタルフ
ィルタ回路４内の垂直フィルタ回路の動作を制御する第
１セレクト信号と第２セレクト信号を、ライン判定信号
とフィルタ制御信号から図５に示す真理値表により、図
６に示すタイミングチャートのタイミングで出力する。
デコーダ７１は、原画像データから水平方向に対し所望
の画像サイズへの縮小率を得るための整数値を示す縮小
比データをある任意の値によりデコードし、その値より
も縮小率が大きいことを示す縮小比データが演算回路１
から設定された場合に縮小率信号をイネーブルとする。
この縮小率信号は、縮小制御回路７からデジタルフィル
タ回路４に対する制御信号の最終段に設置されるゲート
回路７２、ゲート回路７３、ゲート回路７４に供給さ
れ、イネーブルの状態の場合これらの制御信号をマスク
し、ライン間の画素間引きの箇所のズラし及び図３に示
すようなジグザグなフィルタリング処理を停止する。
ィルタ回路４内の垂直フィルタ回路の動作を制御する第
１セレクト信号と第２セレクト信号を、ライン判定信号
とフィルタ制御信号から図５に示す真理値表により、図
６に示すタイミングチャートのタイミングで出力する。
デコーダ７１は、原画像データから水平方向に対し所望
の画像サイズへの縮小率を得るための整数値を示す縮小
比データをある任意の値によりデコードし、その値より
も縮小率が大きいことを示す縮小比データが演算回路１
から設定された場合に縮小率信号をイネーブルとする。
この縮小率信号は、縮小制御回路７からデジタルフィル
タ回路４に対する制御信号の最終段に設置されるゲート
回路７２、ゲート回路７３、ゲート回路７４に供給さ
れ、イネーブルの状態の場合これらの制御信号をマスク
し、ライン間の画素間引きの箇所のズラし及び図３に示
すようなジグザグなフィルタリング処理を停止する。
【００３７】以上の構成により、本実施例では、所望の
縮小率が高い場合にも縮小処理後の画像に対し支障をき
たすことなく、縮小処理後の画像データを取り込むこと
ができる。また、本発明の第１実施例及び第２実施例で
は、原画像データから水平方向に対し、所望の画像サイ
ズへの縮小率を得るための整数値を設定する手段とし
て、例えばＣＰＵ及びこのＣＰＵの動作プログラムを内
蔵したマイクロコンピュータや、このマイクロコンピュ
ータを搭載したパーソナルコンピュータから構成される
演算回路を用いているが、予め演算された縮小率を得る
ための整数値を、何らかの外部設定手段を用いて直接設
定できる構成を取るなど、これに限定されるものではな
い。
縮小率が高い場合にも縮小処理後の画像に対し支障をき
たすことなく、縮小処理後の画像データを取り込むこと
ができる。また、本発明の第１実施例及び第２実施例で
は、原画像データから水平方向に対し、所望の画像サイ
ズへの縮小率を得るための整数値を設定する手段とし
て、例えばＣＰＵ及びこのＣＰＵの動作プログラムを内
蔵したマイクロコンピュータや、このマイクロコンピュ
ータを搭載したパーソナルコンピュータから構成される
演算回路を用いているが、予め演算された縮小率を得る
ための整数値を、何らかの外部設定手段を用いて直接設
定できる構成を取るなど、これに限定されるものではな
い。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
原画像データを水平方向に所望の画像サイズに縮小処理
を行った場合でも、原画像データの高周波成分を減衰さ
せているため、縮小処理後での折り返し歪みの発生を防
ぐことができる。また、水平方向の画素間引きを行う
際、その間引きの位置が隣接する水平方向の画像ライン
ごとで同一としないため、水平方向に画像データの縮小
処理を行う際に生じる、垂直方向の縞の発生を防止し
て、画像データの縮小処理を行うことができる。しか
も、間引き位置を水平方向にズラしても、そのズレを垂
直方向のフィルタリング処理で補正するので、画像デー
タの縮小処理を精度良く実現できる。さらに、本発明で
は、縮小率を監視する手段を持つことにより、縮小率が
ある任意の値よりも高くなった場合、隣接する水平方向
のライン間での間引き箇所のズラす制御を停止できるた
め、所望の縮小率が高く、縮小処理後の画像に対し支障
をきたす可能性がある場合にも、縮小処理後の画像デー
タを取り込むことができる。
原画像データを水平方向に所望の画像サイズに縮小処理
を行った場合でも、原画像データの高周波成分を減衰さ
せているため、縮小処理後での折り返し歪みの発生を防
ぐことができる。また、水平方向の画素間引きを行う
際、その間引きの位置が隣接する水平方向の画像ライン
ごとで同一としないため、水平方向に画像データの縮小
処理を行う際に生じる、垂直方向の縞の発生を防止し
て、画像データの縮小処理を行うことができる。しか
も、間引き位置を水平方向にズラしても、そのズレを垂
直方向のフィルタリング処理で補正するので、画像デー
タの縮小処理を精度良く実現できる。さらに、本発明で
は、縮小率を監視する手段を持つことにより、縮小率が
ある任意の値よりも高くなった場合、隣接する水平方向
のライン間での間引き箇所のズラす制御を停止できるた
め、所望の縮小率が高く、縮小処理後の画像に対し支障
をきたす可能性がある場合にも、縮小処理後の画像デー
タを取り込むことができる。
【図１】本発明の第１実施例のブロック図である。
【図２】本発明による水平方向の画素間引きイメージを
示す図である。
示す図である。
【図３】垂直方向のフィルタリング処理の際の補間の関
係を示すイメージ図である。
係を示すイメージ図である。
【図４】図１の実施例の縮小制御回路の詳細を示すブロ
ック図である。
ック図である。
【図５】縮小制御回路内の制御信号のタイミングを示す
タイミング図である。
タイミング図である。
【図６】図１の実施例のデジタルフィルタ回路の詳細を
示すブロック図である。
示すブロック図である。
【図７】図６のデジタルフィルタ回路内の垂直フィルタ
回路の詳細を示すブロック図である。
回路の詳細を示すブロック図である。
【図８】図６のデジタルフィルタ回路内の水平フィルタ
回路の詳細を示すブロック図である。
回路の詳細を示すブロック図である。
【図９】本発明の第２実施例の場合の縮小制御回路のブ
ロック図である。
ロック図である。
【図１０】従来の一例を示すブロック図である。
【図１１】従来の別の例を示すブロック図である。
【符号の説明】 １ 演算回路 ２・７ 縮小制御回路 ３ 間引き回路 ４ デジタルフィルタ回路 ５ 画像メモリ ６ ラインメモリ
Claims (8)
- 【請求項１】 原画像データの画像サイズから所望の画
像サイズの縮小画像を得るための縮小比データを用い、
隣接する水平方向のライン間での間引き箇所が水平方向
へズレるようにする間引き信号と、フィルタリング制御
のための制御信号とを発生する縮小制御回路と、 前記原画像データを１水平同期区間保持するラインメモ
リと、 前記縮小制御回路から出力される前記制御信号と前記ラ
インメモリに保持される１水平同期区間の画像データと
を用い前記原画像データに対して水平及び垂直方向にデ
ジタル低域フィルタ処理を行うデジタルフィルタ回路
と、 前記縮小制御回路から出力される前記間引き信号を用
い、前記デジタルフィルタ回路の出力である画像データ
の水平方向の縮小を実現するため書き込み制御信号を出
力する間引き回路と、 この間引き回路からの前記書き込み制御信号により前記
デジタルフィルタ回路による前記デジタル低域フィルタ
リング処理後の画像データを書き込む画像メモリと、 を有することを特徴とする画像信号処理回路。 - 【請求項２】 原画像データの画像サイズから所望の画
像サイズの縮小画像を得るための縮小比データを用い、
隣接する水平方向のライン間での間引き箇所が水平方向
へズレるようにする間引き信号と、そのズレを垂直方向
のフィルタリング処理により補正できるようにする制御
信号とを発生する縮小制御回路と、 前記原画像データを１水平同期区間保持するラインメモ
リと、 前記縮小制御回路から出力される前記制御信号と前記ラ
インメモリに保持される１水平同期区間の画像データと
を用い前記原画像データに対して水平及び垂直方向にデ
ジタル低域フィルタ処理を行うデジタルフィルタ回路
と、 前記縮小制御回路から出力される前記間引き信号を用
い、前記デジタルフィルタ回路の出力である画像データ
の水平方向の縮小を実現するため書き込み制御信号を出
力する間引き回路と、 この間引き回路からの前記書き込み制御信号により前記
デジタルフィルタ回路による前記デジタル低域フィルタ
リング処理後の画像データを書き込む画像メモリと、 を有することを特徴とする画像信号処理回路。 - 【請求項３】 縮小制御回路は、 水平同期区間が偶数ライン目であるか、奇数ライン目で
あるかを示すライン判定信号を発生するライン判定信号
発生手段と、 原画像データから水平方向に対し所望の画像サイズへの
縮小率を得るための縮小比データを用い、画素間引きを
行う際の間引き信号となるキャリー信号を発生するプロ
グラムカウンタと、 このプログラムカウンタからのキャリー信号を１ドット
クロックサイクル単位でディレイさせる信号遅延手段
と、 前記プログラムカウンタからのキャリー信号と前記信号
遅延手段により複数ドットクロックサイクルディレイし
たキャリー信号とを前記ライン判定信号により選択する
選択手段と、 前記プログラムカウンタからのキャリー信号と、前記信
号遅延手段からの複数ドットクロックサイクルディレイ
したキャリー信号から、画素データのズレの生じてしま
う区間を示すフィルタ制御信号を出力するフィルタ制御
信号発生回路と、 デジタルフィルタ回路内の垂直方向の前記デジタル低域
フィルタリング処理の動作を制御するセレクト信号を出
力するセレクト信号発生回路と、 よりなることを特徴とする請求項１又は２記載の画像信
号処理回路。 - 【請求項４】 縮小制御回路は、 水平同期区間が偶数ライン目であるか、奇数ライン目で
あるかを示すライン判定信号を発生するライン判定信号
発生手段と、 原画像データから水平方向に対し所望の画像サイズへの
縮小率を得るための縮小比データを用い、画素間引きを
行う際の前記間引き信号となるキャリー信号を発生する
プログラムカウンタと、 原画像データから水平方向に対し所望の画像サイズへの
縮小率を得るための縮小比データを用い、縮小率の高低
を監視し縮小率の高低を示す信号を発生する縮小率監視
手段と、 前記プログラムカウンタからのキャリー信号を１ドット
クロックサイクル単位でディレイさせる信号遅延手段
と、 前記プログラムカウンタからのキャリー信号と前記信号
遅延手段からの複数ドットクロックサイクルディレイし
たキャリー信号とを前記ライン判定信号により選択する
選択手段と、 前記プログラムカウンタからのキャリー信号と、前記信
号遅延手段からの複数ドットクロックサイクルディレイ
したキャリー信号から、画素データのズレの生じてしま
う区間を示すフィルタ制御信号を出力するフィルタ制御
信号発生回路と、 デジタルフィルタ回路内の垂直方向のフィルタリング処
理の動作を制御するセレクト信号を出力するセレクト信
号発生回路と、 縮小制御回路から出力される制御信号に対し、その最終
出力段で縮小率の高低を示す信号によりマスク処理を行
うマスク手段と、 よりなることを特徴とする請求項１又は２記載の画像信
号処理回路。 - 【請求項５】 ディジタルフィルタ回路は、 原画像データに対して垂直方向にデジタル低域フィルタ
リング処理を行う垂直フィルタ回路と、 前記原画像データに対して水平方向にデジタル低域フィ
ルタリング処理を行う水平フィルタ回路と、 よりなることを特徴とする請求項１又は２記載の画像信
号処理回路。 - 【請求項６】 垂直フィルタ回路は、 原画像データとラインメモリに保持される画像データを
それぞれに１ドットクロックサイクル単位でディレイさ
せる１画素データ遅延手段と、 前記原画像データと前記ラインメモリに保持される画像
データを前記１画素データ遅延手段の出力とを縮小制御
回路からのセレクト信号により選択する画素データ選択
手段と、 この画素データ選択手段からの画像データに対し任意の
係数を乗算する乗算器と、 この乗算器からの出力画像データを加算する加算器と、 この加算器の加算結果を１ドットクロックサイクル単位
でディレイさせる加算データ遅延手段と、 前記加算器の加算結果と前記加算結果遅延手段からの出
力をライン判定信号により選択する加算結果選択手段
と、 よりなることを特徴とする請求項５記載のデジタルフィ
ルタ回路。 - 【請求項７】 水平フィルタ回路は、 原画像データとラインメモリに保持される画像データを
それぞれに１ドットクロックサイクル単位でディレイさ
せる複数の１画素データ遅延手段と、 画素データ選択手段からの画像データに対し任意の係数
を乗算する複数の乗算器と、 この乗算器からの出力画像データを加算する複数の加算
器と、 よりなることを特徴とする請求項５記載のデジタルフィ
ルタ回路。 - 【請求項８】 デジタルフィルタ回路は、請求項６記載
の垂直フィルタ回路と、請求項７記載の水平フィルタ回
路よりなることを特徴とする請求項１又は２記載の画像
信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7161547A JP2820222B2 (ja) | 1995-06-06 | 1995-06-06 | 画像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7161547A JP2820222B2 (ja) | 1995-06-06 | 1995-06-06 | 画像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08336042A JPH08336042A (ja) | 1996-12-17 |
| JP2820222B2 true JP2820222B2 (ja) | 1998-11-05 |
Family
ID=15737188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7161547A Expired - Fee Related JP2820222B2 (ja) | 1995-06-06 | 1995-06-06 | 画像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2820222B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829302B2 (en) | 2000-04-21 | 2004-12-07 | Matsushita Electric Industrial Co., Ltd. | Pixel calculating device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005149420A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | 画像処理装置、画像処理方法及び画像処理プログラム |
-
1995
- 1995-06-06 JP JP7161547A patent/JP2820222B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829302B2 (en) | 2000-04-21 | 2004-12-07 | Matsushita Electric Industrial Co., Ltd. | Pixel calculating device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08336042A (ja) | 1996-12-17 |
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