JP4129163B2 - 画像処理回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、画像処理回路、特に画像データのフィードバック処理部を備えた画像処理回路に関する。
【０００２】
【従来の技術】
【非特許文献１】
R .W.Ehrich ,"A symmetric hysterisis smoothing algorithm that preserves principal features,"〔CGIP , vol.8, pp.121-126 ,August 1978 〕
【０００３】
ＣＣＤ等の撮像素子から得られる画像信号に対してデジタル画像処理を行って、所望の画質の画像を得ることを目的とする画像処理装置において、画像処理の一機能として、過去の処理結果を用いて現在の処理を行う、フィードバック処理を必要とすることがある。
【０００４】
ここで、フィードバック処理を有する画像処理の一例として、画像のヒステリシススムージングついて説明する。最初に、ヒステリシススムージングの動作の概要について、図９を用いて説明する。なお、説明を簡単にするために、画像処理装置の取り扱う画像データは、モノクロ画像データとする。ヒステリシススムージングは、画像中に含まれるノイズを除去する方法の一つであり、R .W.Ehrich ,"A symmetric hysterisis smoothing algorithm that preserves principal features,"〔CGIP , vol.8, pp.121-126 ,August 1978 〕（非特許文献１）により提案されている。
【０００５】
このヒステリシススムージングは、画像の一次元方向のみの処理でノイズ除去を行うものであり、図９に示すように高さｈのカーソル101 を入力画像値102 の一次元方向に移動させ、カーソル101 の中心値101cをノイズ除去後の出力画像値103 として出力するものである。なお、図９において、横軸は画素位置を示しており、縦軸は画素レベルを示している。カーソル101 は、以下のようなルールによって移動させる。
（１）カーソル101 の初期位置（図９の画素位置(1) ）は、カーソル101 の中心101cが入力画素値102 となるように設定する。
（２）現在の位置からカーソル101 を、その位置すなわち同じ画素レベルを保ったまま１画素分だけ水平移動させる。
（３）もし、１画素水平移動した先の入力画素値102 が、図９の画素位置(2) の位置のときのように、カーソル101 の範囲内に入っていれば、縦方向（画素レベル方向）にはカーソル101 を動かさず、このときのカーソル中心101cのレベル値をノイズ除去後の出力画像値103 として出力する。
（４) もし、１画素水平移動させたとき、入力画素値102 が、図９の画素位置(5) の位置のときのように、カーソル101 の上端101hより上にくれば、カーソル101 の上端101hが入力画素値102 に一致するように縦方向に移動させ、一方、図９の画素位置(8) のときのように、入力画素値102 がカーソル101 の下端101lより下にくれば、カーソル101 の下端101lが入力画素値102 に一致するように縦方向に移動させる。そして、このときのカーソル中心101cのレベル値をそれぞれノイズ除去後の出力画像値として出力する。
このようにすることにより、被写体に含まれる大きな振幅成分は保存しつつ、カーソル101 の高さｈよりも小さなノイズ成分を除去することができる。
【０００６】
上記動作説明で示したしたように、このヒステリシススムージングは、１画素前隣のカーソル位置情報を元に現在のカーソル位置を決定し、ノイズ除去を行うというアルゴリズムであり、すなわち、１画素前隣のカーソル位置情報をフィードバックデータとして、現在のカーソル位置計算に用いるフィードバック画像処理装置である。
【０００７】
一方、上記デジタル画像処理をハードウェア処理によって実現する画像処理装置においては、パイプライン処理を用いて高速処理するのが一般的である。パイプライン処理とは、画像処理の一連の処理を、１クロック周期内で動作可能な小さなブロックに分割し、それぞれのブロックを流れ作業的に動作させる処理である。
【０００８】
【発明が解決しようとする課題】
ところで、ヒステリシススムージングのようなフィードバック処理をパイプライン処理させようとした場合、フィードバックデータの処理も１クロック周期内で処理することが必要である。しかし、ヒステリシススムージング処理のフィードバックデータは、カーソル上下端値と入力画像値との比較により生成されるため、回路の動作周波数が高かったり、画像のビット幅が大きい場合は、１クロック周期内に処理が終わらない可能性がある。
【０００９】
このように、フィードバックデータに対し複雑な演算を施すようなフィードバック処理を含む画像処理回路を、パイプライン処理で実現しようとした場合、パイプライン回路が実現できないという問題点がある。従来、このような複雑なゲートを通ったデータを画素単位でフィードバックしなければならない処理を、パイプライン処理にて実現する方法は提案されていなかった。
【００１０】
本発明は、従来のフィードバック処理を有する画像処理アルゴリズムをパイプライン処理する際に生じる上記問題点を解消するためになされたもので、複雑な構成のフィードバック処理を含む画像処理を、パイプライン処理により高速処理することが可能な画像処理回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記問題点を解決するため、請求項１に係る発明は、撮像素子から得られる画像信号を 所定の順序で読み出した入力画像信号Ｉに対して、フィードバック処理を含む所定のノイズ除去を行い、当該ノイズ除去が行われた出力画像信号Ｏを出力する画像処理回路であって、前記入力画像信号Ｉのうちの前記撮像素子の第１の画素に対応する画素信号を処理して複数のカーソル位置を演算し、当該カーソル位置に係る複数組のカーソル位置信号を出力するカーソル位置決定部と、入力されるセレクト信号Ｓに基づいて、前記複数組のカーソル位置信号と、前記第１の画素に先行して既にノイズ除去を終えている第２の画素に対応する画素信号に係るカーソル位置信号との中から、いずれか一組の信号を選択し、その選択された信号を出力するセレクタと、前記セレクタにて選択された信号と前記第１の画素信号とを比較し、その比較結果を前記セレクタのセレクト信号Ｓとして前記セレクタへ出力する比較部と、前記セレクタの出力側から前記比較部を介して前記セレクタのセレクト信号Ｓとして前記セレクタに入力されるまでの第１の遅延量、ノイズ除去を終えている前記第２の画素に対応する画素信号に係るカーソル位置信号として前記セレクタの出力側から前記セレクタに入力されるまでの第２の遅延量、及び前記入力画像信号Ｉが前記カーソル位置決定部を経て前記比較部までに到る第３の遅延量が等しくなるように、遅延量を与えるディレイ部とを有することを特徴とするものである。
【００１２】
この請求項１に係る発明に関する実施の形態には、第１〜第３の実施の形態が対応する。そして、このように構成された画像処理回路においては、セレクタ及び比較部の出力信号に対して適切な遅延量を設定することができ、ヒステリシススムージングに代表されるフィードバック処理を有する画像処理を、パイプライン処理により高速に行うことが可能となる。
【００１３】
請求項２に係る発明は、請求項１に係る画像処理回路において、前記ディレイ部は、フリップフロップ回路であることを特徴とするものである。
【００１４】
この請求項２に係る発明に関する実施の形態には、第１〜第３の実施の形態が対応する。そして、このように構成された画像処理装置においては、ディレイ部をフリップフロップ回路で構成するようにしているので、遅延量を容易に設定することができる。
【００１５】
請求項３に係る発明は、請求項１に係る画像処理回路において、前記第１の画素と前記第２の画素とは、隣接する画素同士であることを特徴とするものであり、この発明に関する実施の形態には、第１の実施の形態が対応する。
【００１６】
【発明の実施の形態】
次に、実施の形態について説明する。まず、本発明の実施の形態の説明に先立って、本発明に関連する画像処理回路として考えられる基本的な回路構成、及びその動作について説明する。図１は、ヒステリシススムージング処理回路をデジタルカメラに搭載した場合に考えられる基本的な回路構成を示すブロック図である。図１において、１はモノクロ画像を撮像するための撮像素子、又は単色のカラーフィルタを有する撮像素子、２は撮像素子１の信号をデジタル信号に変換するＡＤコンバータ、３はＡＤコンバータの出力信号を１画面分記憶するための画像メモリ、４は画像メモリ３のリード・ライトアドレスを生成するメモリコントローラ、５は撮影情報及び入力画像信号を元にカーソルの高さｈを決定するカーソル高さ決定部である。
【００１７】
また６は入力画素信号が画像端の場合における、カーソル上端位置high0 ，下端位置low0，及びカーソル中心位置center0 を演算するカーソル初期位置決定部、７は入力画素信号値をカーソルの上端とする、カーソル上端位置high1 ，下端位置low1，及びカーソル中心位置center1 を演算する第１のカーソル位置決定部、８は入力画素値をカーソルの下端とする、カーソル上端位置high2 ，下端位置low2，及びカーソル中心位置center2 を演算する第２のカーソル位置決定部、９はカーソル初期位置決定部６の出力、第１のカーソル位置決定部７の出力、第２のカーソル位置決定部８の出力、及び既にヒステリシススムージング処理を終えている１画素前隣の画素（先行画素）の処理結果high3,low3,center3のいずれか１組を、セレクトして出力するセレクタ、10は現在の画素値とカーソルの上端及び下端を比較する比較器、11〜18は各構成ブロック５〜10で発生する演算遅延時間をクロックタイミングで同期させることにより吸収し、また、各構成ブロック５〜10の出力データ間のタイミングをクロック単位で合わせるためのディレイ部（一般的回路におけるフリップフロップ）である。
【００１８】
次に、図１で示した画像処理回路の動作について、図２の（Ａ）のタイミングチャート及び図２の（Ｂ）の説明図を用いて説明する。図２の（Ａ）は、図１に示した回路における画像データの流れを説明するタイミングチャートであり、図２の（Ｂ）は画像の読み出し順を説明するための図である。図２の（Ａ）における番号(1) 〜(7) は、図１に示した画像処理回路を流れるデータのタイミングを示す番号であり、それぞれ図１に示した画像処理回路の(1) 〜(7) で示す部分におけるデータのタイミングを表している。
【００１９】
撮像素子１から出力される画像信号は、図２の（Ｂ）で示すような、横画素数Ｎ個、縦画素数Ｍ個の２次元の画像の画像信号であり、説明を容易にするため左上端から、０から始まる画素番号をつけてある。この２次元の画像信号は、ＡＤコンバータ２でデジタル信号に変換された後、画像メモリ３に書き込まれる。このときの画像信号の書き込み順は、メモリコントローラ４により画素番号０，１，２，３，・・・Ｎ−１，Ｎ＋０，Ｎ＋１，・・・と画素番号順に書き込まれるように制御されている。
【００２０】
次に、画像信号は画像メモリ３から１クロック毎に読み出されるが、このときの読み出し順は、図２の（Ｂ）の矢印で示したように、左上端の０番目の画素から順に横方向に読み出される。右端まで読み出された後は、２行目のＮ＋０番目から順に右方向に走査され、以下、同様にして画像の右下端まで繰り返され、これが入力画像信号Ｉとなる。
【００２１】
一方、画像処理回路のもう一つの入力データである撮影情報は、撮影時のＩＳＯ感度やシャッター速などの情報であり、図２の（Ａ）のフローチャートの(2) で示したように１フレーム単位で切り替わるデータであるため、1 画面中は同じ情報が保持される。
【００２２】
入力画像信号Ｉ及び撮影情報は、カーソル高さ決定部５に入力され、これらの情報を元に、1 画素毎にカーソル高さ情報cursを計算し出力する。ここでは、撮像素子１が持つ、画像信号のレベルが高いとノイズの振幅も大きくなるという特性や、また、シャッタースピードが長くなるほどノイズ振幅が大きくなるという特性を元に、カーソル高さ情報cursを計算する。そして、算出されたカーソル高さ情報cursは、ディレイ部11を通りクロック同期信号となる。
【００２３】
入力画像信号Ｉもまた、カーソル高さ情報cursとクロック単位でのタイミングを合わせるためにディレイ部12を通り、その結果、入力画像信号Ｉが１クロック遅れたＩ１という信号となる。したがって、この２つの信号curs，Ｉ１は、図２の（Ａ）のタイミングチャートの(3) に示したタイミングの信号となる。
【００２４】
次に、カーソル初期位置決定部６，第１のカーソル位置決定部７，及び第２のカーソル位置決定部８では、カーソル高さcurs及び入力画像信号Ｉ１から、カーソルの上下端位置及びカーソル中心位置を演算する。
【００２５】
カーソル初期位置決定部６は、図２の（Ｂ）における、０，Ｎ＋０，２Ｎ＋０，・・・といった、画像の左端におけるカーソル初期位置を決定するブロックであり、カーソル上端位置high０，下端位置 low０，及びカーソル中心位置center０は、それぞれ次式（１），（２），（３）で示すように演算される。
high０＝Ｉ１＋curs／２ ・・・・・・・・・・（１）
low０＝Ｉ１−curs／２ ・・・・・・・・・・（２）
center０＝Ｉ１ ・・・・・・・・・・・・・・（３）
【００２６】
第１のカーソル位置決定部７は、入力画像信号Ｉ１をカーソルの上端位置とした場合の演算を行うブロックであるから、カーソル上端位置high１，下端位置 low１，及びカーソル中心位置center１は、それぞれ、（４），（５），（６）で示すように演算される。
high１＝Ｉ１ ・・・・・・・・・・・・・・（４）
low１＝Ｉ１−curs ・・・・・・・・・・・（５）
center１＝Ｉ１−curs／２ ・・・・・・・・・（６）
【００２７】
同様に、第２のカーソル位置決定部８は、入力画像信号Ｉ１をカーソルの下端位置とした場合の演算を行うブロックであるから、カーソル上端位置high２，下端位置 low２，及びカーソル中心位置center２は、それぞれ、（７），（８），（９）で示すように演算される。
high２＝Ｉ１＋curs ・・・・・・・・・・・（７）
low２＝Ｉ１ ・・・・・・・・・・・・・（８）
center２＝Ｉ１＋curs／２ ・・・・・・・・（９）
【００２８】
そして、カーソル初期位置決定部６，第１のカーソル位置決定部７，及び第２のカーソル位置決定部８の出力信号は、それぞれディレイ部13，14，15を通り、クロック同期信号となり、その結果、これらの信号は、図２の（Ａ）のタイミングチャートの(4) に示したタイミングの信号となる。
【００２９】
次に、セレクタ９では、上述した、ディレイ部13通過後のカーソル初期位置決定部６の出力信号high0,low0,center0、ディレイ部14通過後の第１のカーソル位置決定部７の出力信号high1,low1,center1、ディレイ部15通過後の第２のカーソル位置決定部８の出力信号high2,low2,center2、及び既にヒステリシススムージング処理を終えている一画素前隣の画素信号の処理結果high3,low3,center3のいずれか１組を、セレクトして出力する。セレクタ９のセレクト信号Ｓは、セレクタ９の後段にある比較器10からの２ビットの出力信号であり、"00"，"01"，"10"，"11"の４つの状態を持つ信号である。
【００３０】
このセレクト信号Ｓにより、セレクタ９は以下の動作となる。
（１）Ｓ＝"00"のとき、セレクタ９は第１のカーソル位置決定部７の出力high1,low1,center1を出力する。
（２）Ｓ＝"01"のとき、セレクタ９は第２のカーソル位置決定部８の出力high2,low2,center2を出力する。
（３）Ｓ＝"10"のとき、セレクタ９はヒステリシススムージング処理処理済信号high3,low3,center3を出力する。
（４）Ｓ＝"11"のとき、セレクタ９はカーソル初期位置決定部６の出力high0,low0,center0を出力する。
【００３１】
このようにセレクタ９でセレクトされた信号は、ディレイ部17を通り、図２の（Ａ）のタイミングチャートの(5) で示したタイミングの信号high,low,center となる。この信号high,low,center は、ヒステリシススムージング処理を終えた信号であるので、セレクタ９の入力信号high3,low3,center3となり、また、信号centerは出力画像信号Ｏとなる。
【００３２】
次に、比較器10では、上記セレクトされたカーソル位置信号の上端及び下端位置信号high,lowと、画像信号との比較を行う。この比較は、１画素前隣の画素位置におけるカーソルの上端及び下端位置信号high,lowと、現在の画像信号とを比較する必要があるため、前記カーソルの上端及び下端位置信号high,lowと画像信号とのタイミングの関係は、1 画素ずらしたものとしなければならない。したがって、画像信号は図２の（Ａ）のタイミングチャートの(6) で示す、画像信号Ｉ１をディレイ部16で更に１クロック遅らせた画像信号Ｉ２となる。
【００３３】
これらのカーソルの上端及び下端位置信号high,low，及び画像信号Ｉ２を用いて、比較器10は以下のように動作する。比較器10の出力は２ビットの信号である。
（１）もしＩ２＞highなら、比較器10は"00"を出力する。
（２）もしＩ２＜low なら、比較器10は"01"を出力する。
（３）もし low＜Ｉ２＜highなら、比較器10は"10"を出力する。
（４）もし、Ｉ２が画像の左端画素の信号の場合は、high，low の信号と関係なく、"11"を出力する。
【００３４】
ここで、画像の左端画素とは、図２の（Ｂ）における、０，Ｎ＋０，２Ｎ＋０，・・・の左端１列の画素である。この比較器10からの信号は、ディレイ部18を通った後、セレクタ９のセレクト信号Ｓとなる。したがって、このセレクト信号Ｓは図２の（Ａ）のタイミングチャートの(7) に示したタイミングの信号となる。また、画像左端の処理は、図２の（Ｂ）に示した画像において、一行につき最初の一回だけ行われる処理であり、フィードバック回路について述べる本発明とは直接の関係がないので、以後の説明においては省略する。
【００３５】
ところで、比較器10が出力するセレクト信号Ｓは、セレクタ９の入力信号(high1,low1,center1)、及び(high2,low2,center2)に対して、１画素前の結果から導いた信号でなくてはならない。具体的には、図２の（Ｂ）における画素番号１の画素に対応するカーソル位置信号(high1,low1,center1)、及び(high2,low2,center2)をセレクトするためのセレクト信号Ｓは、画素番号０の画素に対応する信号である必要がある。しかしながら、図２の（Ａ）のタイミングチャートの(4) と(7) で示す信号のタイミング関係を見ると、画素番号１の画素に対応するカーソル位置信号(high1,low1,center1)、及び(high2,low2,center2)をセレクトするためのセレクト信号Ｓはまだ決定されておらず、画素番号２の画素に対応するカーソル位置信号(high1,low1,center1)、及び(high2,low2,center2)のセレクト信号として初めて、画素番号０の画素に対応するセレクト信号Ｓが生成される。
【００３６】
これでは、２画素前の結果から導いたセレクト信号を用いることになり、所望のヒステリシススムージング結果を得ることができない。この問題を解決するためには、セレクト信号Ｓを生成するタイミングを１クロック分早める必要があり、そのためには、セレクタ９の後のディレイ部17，又は比較器10の後のディレイ部18のいずれかを削除する必要がある。すなわち、セレクタ９と比較器10の処理の両方を１クロック周期以内で処理する必要があるということになる。
【００３７】
しかしながら、例えば、画像信号のデータビット長が大きい場合は演算時間が長くなるため、セレクタ９及び比較器10の処理を１クロック周期内に終わらせることができない可能性がある。また、回路の動作周波数を上げて高速に処理させようとした場合も、１クロック周期が短くなるため、セレクタ９及び比較器10を１クロック周期内に終わらせることができない可能性がある。特に、比較的ゲート遅延時間が大きい半導体デバイスを用いて、この回路を実現した場合、クロック周波数を上げることは更に難しくなる。あるいは、例えば、高性能の半導体デバイスを使い、且つ、低い動作周波数で動作させることによってパイプライン処理を実現しようとした場合、高コスト、低性能の画像処理装置になってしまうという問題がある。
【００３８】
次に、この問題を解決できるようにした本発明の実施の形態について説明する。図３は、本発明に係る画像処理回路の第１の実施の形態を示すブロック構成図で、ヒステリシススムージング処理回路をデジタルカメラに搭載した場合の画像処理回路の構成を示すブロック図である。図３において、図１に示した回路と同一又は対応する部材には同一符号を付して示し、その説明は省略する。この実施の形態が図１に示した回路と異なる点は、画像信号を１クロック遅らせるディレイ部16を省き、セレクタ９に対する、ヒステリシススムージング処理を終えている１画素前隣の画素の処理結果(high3,low3,center3)の入力部に２クロック分ディレイさせるディレイ部19を設け、更に比較器10から出力するセレクト信号Ｓを、ディレイ部18で２クロック分ディレイさせるようにした点である。なお、ディレイ部11〜19において、１クロック分ディレイさせる場合はＤ，ｎクロック分ディレイさせる場合はｎＤと表示している。
【００３９】
次に、このように構成された第１の実施の形態の動作について、図３に加え、図４の（Ａ），（Ｂ）を用いて説明する。ただし、図１の回路と同じ動作については、その説明を省略する。図４の（Ａ）は、図３に示した回路における画像データの流れを説明するタイミングチャート図であり、図４の（Ｂ）は画像の読み出し順を説明するための説明図である。図４の（Ａ）のタイミングチャート中の番号(1) 〜(8) は回路を流れるデータのタイミングを示し、それぞれ図３において(1) 〜(8) で示す部分におけるデータのタイミングを表している。
【００４０】
撮像素子１から出力される画像信号が、ＡＤコンバータ２でデジタル信号に変換された後、メモリコントローラ４によって、０，１，２，・・・の順に画像メモリ３に書き込まれるのは図１に示した画像処理回路と同じである。
【００４１】
次に、画像信号は画像メモリ３から１クロック毎に読み出されるが、このときの読み出し順は、図４の（Ｂ）の説明図において矢印で示したように、０番目の画素から矢印に沿って、縦方向にＮ＋０，２Ｎ＋０の順に読み出され、次に、１，Ｎ＋１，２Ｎ＋１とジグザグ状に読み出される。右端の３Ｎ−１まで読み出された後は、３Ｎ＋０番目から４Ｎ＋０，５Ｎ＋０と読み出され、以下、同様に画像の下端まで繰り返される。これを画像信号Ｉとする。
【００４２】
カーソル高さ決定部５の動作は、図１に示した画像処理回路と同じ動作であり、ディレイ部11，12を通ったカーソル高さ信号curs及び画像信号Ｉ１信号は、図４の（Ａ）のタイミングチャートの(3) に示したタイミングの信号となる。
【００４３】
次に、カーソル初期位置決定部６，第１のカーソル位置決定部７，及び第２のカーソル位置決定部８における動作も、図１に示した画像処理回路の動作と同じであり、これらの出力信号は、それぞれディレイ部13及び14及び15を通った後、図４の（Ａ）のタイミングチャートの(4) に示したタイミングの信号となる。
【００４４】
次に、セレクタ９の動作も図１に示した画像処理回路の動作と同じであり、ディレイ部17を通った後、図４の（Ａ）のタイミングチャートの(5) で示したタイミングの信号high,low,center となる。これらの信号はヒステリシススムージング処理を終えたカーソル位置信号であり、このうちの信号centerはヒステリシススムージング処理を終えた画像信号であるので、出力画像信号Ｏとなる。
【００４５】
ここで、セレクタ９の入力信号high3,low3,center3は、既にヒステリシススムージング処理を終えている１画素前隣の画素に対応するカーソル位置信号であるが、この１画素前隣の画素とは、２次元画像における前隣の画素（先行画素）を示し、例えば、図４の（Ｂ）に示した説明図における画素番号１の画素に対する画素番号０の画素のことであり、メモリからの読み出し順とは関係ない。よって、セレクタ９に入力するカーソル位置信号high0,low0,center0、high1,low1,center1、high2,low2,center2、及びhigh3,low3,center3は、図４の（Ａ）のタイミングチャートの(4) と(6) で表したようなタイミングの関係、すなわち、タイミングチャートの(4) の画素番号１の画素に対応する信号と、タイミングチャートの(6) の画素番号０の画素に対応する信号を同じタイミングとする必要がある。
【００４６】
したがって、これらの信号のタイミング合わせのため、ヒステリシススムージング処理の終えたカーソル位置信号のセレクタ９への入力信号high3,low3,center3は、処理済のカーソル位置信号high,low,center をディレイ部19によって２クロック遅らせた信号となる。
【００４７】
次に、比較器10では、上記ヒステリシススムージング処理済のカーソル位置信号の上下端位置信号high,lowの２つ信号と、入力画像信号Ｉとの比較を行う。この比較は、１画素前隣の画素に対応するカーソル位置信号high,lowと、現在の画像信号Ｉとを比較するものである。具体的には、図４の（Ａ）のタイミングチャートの(5) の画素番号０の画素に対応する信号と、タイミングチャートの(7) の画素番号１の画素に対応する信号を比較するということであるから、カーソル位置信号high,lowは画像信号Ｉに対し、３クロック分遅れたものとしなければならない。したがって、ここでの画像信号にはディレイ部を通さない入力画像信号Ｉを用いることになる。
【００４８】
比較器10の動作は、図１に示した画像処理回路で示した動作と同じであり、その出力信号はディレイ部18を通った後、セレクタ９のセレクト信号Ｓとなる。
【００４９】
ここで、このセレクタ信号Ｓは前述したように、セレクタ９への入力信号high0,low0,center0、high1,low1,center1、high2,low2,center2及びhigh3,low3,center3のいずれかの１組を選択するための信号であるため、これらの信号とのタイミングを考慮する必要がある。具体的には、図４の（Ｂ）における画素番号１の画素位置におけるヒステリシススムージング結果を得るためには、画素番号１の画素位置に対応するカーソル位置信号high1,low1,center1及びhigh2,low2,center2と、画素番号０の画素位置に対応する処理済のカーソル位置信号high3,low3,center3のいずれかを選択するセレクトする信号として、画素番号０の画素位置に対応するセレクト信号Ｓが必要ということになる。すなわち、セレクト信号Ｓは図４の（Ａ）のタイミングチャートの(8) に示したタイミングの信号とする必要がある。そしてこのセレクト信号Ｓは、例えば画素番号０の画素位置に対応するセレクト信号Ｓは、図４の（Ａ）のタイミングチャートの(5) で示す処理済のカーソル位置信号high,low,center の画素番号０の画素位置に対応する信号、及びタイミングチャートの(7) で示す画像信号Ｉの画素番号１の画素信号から生成される信号であるから、この２つの信号に対して２クロック分遅れた信号ということになる。つまり、図４の（Ａ）のタイミングチャートの(8) のタイミングのセレクト信号Ｓを得るためには、ディレイ部18は２クロック分のディレイを必要とするということになる。
【００５０】
ここで、ディレイ部18は２クロック分のディレイが必要であるということは、比較器10の処理に２クロック分のパイプラインディレイを割り振ることが可能であるということである。例えば、この画像処理回路を動作させるクロックとして、比較的高速なクロックを用いた場合、比較器10の処理が１クロック周期内に終わらないということが考えられる。このとき、比較器10を構成する回路を分割し、比較器10の内部にディレイ部18を構成する１つ又は２つのディレイ素子を挿入することで、分割回路間の処理は簡単になり、すなわち、パイプライン化が可能となる。
【００５１】
また、この実施の形態の変形例として、セレクタ９の処理が１クロック周期内に終わらない場合は、ディレイ部17のディレイ数を２クロック分として、セレクタ９内にその一部を挿入し、ディレイ部19のディレイ数を１クロック分とし、ディレイ部18のディレイ数を１クロック分とし、更に比較器10に入力される画像信号Ｉを１クロック遅らせることにより、パイプライン処理が可能となる。ここで、比較器10に入力する画像信号Ｉを１クロック遅らせるのは、比較器10への入力信号high,lowと画像信号Ｉのタイミングを合わせるためである。
【００５２】
以上の説明を一般化して表すと、次のようになる。
（１）ディレイ部17とディレイ部18のディレイ数（ディレイクロック数）の和は３であればよい。
（２）ディレイ部17とディレイ部19のディレイ数の和は３であればよい。
（３）入力画像信号Ｉがカーソル位置決定部６〜８を経て比較器10までに至る間に存在するディレイ数の和は最低３必要で、３より多い場合は、その多い分のディレイ数を、比較器10への入力画像信号Ｉの入力部分に挿入する必要がある。
（４）上記（１），（２）及び（３）に示したディレイ数の和は、画像信号を画像メモリ３から読み出す際に、縦方向に読み出す画素数に等しい。
【００５３】
すなわち、本実施の形態では、画像メモリ３からの画素信号の読み出しを、画素番号０，Ｎ＋０，２Ｎ＋０，１，・・・というように読み出していたため、上記（１）及び（２）に記したディレイ数の和は３であったが、例えば、画素番号０，Ｎ＋０，２Ｎ＋０，３Ｎ＋０，１，・・・というように読み出した場合は、ディレイ数の和は４となる。したがって、画像を縦に読み出す数を増やせば増やすほど、ディレイ部19，ディレイ部17，ディレイ部18に割り当てるディレイ数は多くなり、より複雑な処理をより高速に行うことが可能となる。
【００５４】
また、上記一般化した説明を、図１に示した画像処理回路に当てはめた場合、画素信号の読み出し順は画素番号１，２，・・・となっているので、上記（４）の条件から、ディレイ部17とディレイ部18のディレイ数の和は１となる。したがって、図１に示した画像処理回路においては、セレクタ９と比較器10は、合わせて１クロック内で処理しなければならないことになり、これは図１に示した画像処理回路における問題点につながる。
【００５５】
以上で説明したように、画像メモリ３からの画素信号の読み出し順序を工夫し、また回路内のパイプラインディレイ部のディレイ数及び挿入位置を適切に選択することにより、ヒステリシススムージング回路に代表されるようなフィードバック処理回路を有する画像処理回路を、パイプライン処理により高速処理することが可能となる。
【００５６】
次に、本発明の第２の実施の形態について説明する。前記第１の実施の形態においては、入力画像は単一色の画像であったのに対し、第２の実施の形態は、単板のカラー画像を入力画像とした場合の画像処理回路に関するものである。図５は、本発明に係る画像処理装置の第２の実施の形態を示すブロック構成図であり、具体的にはヒステリシススムージング処理回路をデジタルカメラに搭載した場合の回路構成を示すブロック図である。図５において、図３に示した第１の実施の形態における構成要素と同一又は対応する構成要素には同一符号を付して示し、その詳細な説明は省略する。この実施の形態が第１の実施の形態と異なる点は、撮像素子としてＲＧＢベイヤーカラーフィルタを有する単板カラー撮像素子１′を用いている点と、ディレイ部13〜15，17〜19のディレイクロック数を異ならせている点で、その他の構成は第１の実施の形態と同様である。
【００５７】
次に、このように構成された第２の実施の形態の動作について、図５に加え、図６の（Ａ）〜（Ｃ）を用いて説明する。ただし、図１及び図３に示した画像処理回路と同じ動作をするブロックについては、その説明を省略する。図６の（Ａ）は、図５に示した画像処理回路における画像データの流れを説明するタイミングチャートであり、図６の（Ｂ）は画素信号の読み出し順を説明するための図であり、図６の（Ｃ）はベイヤーカラーフィルターを説明するための図である。図６の（Ａ）のタイミングチャートの番号(1) 〜(8) で示す信号のタイミングは、図５に示す画像処理回路の同じ番号で示す部分に流れるデータのタイミングを示している。
【００５８】
ベイヤーカラーフィルタを有する撮像素子１から出力される画像信号は、図６の（Ｂ）で示されるような、横画素数Ｎ個、縦画素数Ｍ個の２次元の単板カラー画像の画像信号であり、説明を容易にするため０から始まる画素番号、及びそれぞれの画素に対応するカラーフィルタの色を表記している。カラーフィルタの色は、図６の（Ｃ）で示す単板ベイヤーカラーフィルタの色であり、Ｒは赤、Ｇｒは赤と同じ行の緑、Ｂは青、Ｇｂは青と同じ行の緑を表している。
【００５９】
この２次元の単板カラー画像信号は、ＡＤコンバータ２でデジタル信号に変換された後、画像メモリ３に書き込まれる。このときの画像信号の書き込み順は、メモリコントローラ４により、画素番号０（Ｒ），１（Ｇｒ），２（Ｒ），３（Ｇｒ），・・・，Ｎ＋０（Ｇｂ），Ｎ＋１（Ｂ），・・・というように、画素番号順に書き込まれるように制御される。
【００６０】
次に、画像メモリ３に書き込まれた画像信号は、画像メモリ３から１クロック毎に読み出されるが、このときの読み出し順は、図６の（Ｂ）の矢印で示したように、画素番号０（Ｒ）の画素から矢印に沿って、縦方向にＮ＋０（Ｇｂ），２Ｎ＋０（Ｒ）の順に読み出され、次に、１（Ｇｒ），Ｎ＋１（Ｂ），２Ｎ＋１（Ｇｒ）というように、ジグザグ状に読み出される。右端の３Ｎ−１まで読み出された後は、３Ｎ＋０（Ｇｂ）から４Ｎ＋０（Ｒ），５Ｎ＋０（Ｇｂ）と読み出され、以下、同様に画像の下端まで繰り返される。このようにして画像メモリ３から読み出された画像信号を、画像信号Ｉ（図６の（Ａ）のタイミングチャートの番号(1) で示す信号）とする。
【００６１】
一方、画像処理回路のもう一つの入力データである撮影情報は、撮影時のＩＳＯ感度やシャッター速などの情報であり、図６の（Ａ）のタイミングチャートの(2) で示すように、１フレーム単位で切り替わるデータであるため、1 画面中は同じ情報が保持される。
【００６２】
カーソル高さ決定部５の動作は、図１に示した画像処理回路と同じ動作であり、ディレイ部11，12を通ったカーソル高さ信号curs及び画像信号Ｉ１信号は、図６の（Ａ）のタイミングチャートの(3) に示すタイミングの信号となる。
【００６３】
次に、カーソル初期位置決定部６，第1 のカーソル位置決定部７，及び第２のカーソル位置決定部８は、図１に示した画像処理回路と同じ動作をし、それらの出力信号は、それぞれディレイ部13，14，15を通った後、図６の（Ａ）のタイミングチャートの(4) に示すタイミングの信号となる。ここで、ディレイ部13，14，15のディレイクロック数が３になっているが、この理由については後に述べる。
【００６４】
次に、セレクタ９の動作も図１に示した画像処理回路と同じであり、ディレイ部17を通った後、図６の（Ａ）のタイミングチャートの(5) で示したタイミングの処理済のカーソル位置信号high,low,center となる。このうちの信号centerはヒステリシススムージング処理を終えた画像信号であるので、出力画像信号Ｏとなる。
【００６５】
ここで、セレクタ９の入力信号high3,low3,center3は、既にヒステリシススムージング処理を終えている１画素前隣の画素に対応するカーソル位置信号であるが、この１画素前隣の画素とは、２次元画像における同じ色の前隣の画素を示し、例えば、図６の（Ｂ）に示した画素番号２（Ｒ）の１画素前隣の画素とは、画素番号０（Ｒ）の画素のことであり、メモリからの読み出し順とは関係ない。前隣の画素を同色の画素とする理由は、色が異なると、ノイズの振幅値や画素のレベルが異なるため、同じ色同士でヒステリシススムージングを行う必要があるからである。
【００６６】
よって、セレクタ９に入力するカーソル位置信号high0,low0,center0、high1,low1,center1、及びhigh2,low2,center2と、high3,low3,center3との関係は、図６の（Ａ）のタイミングチャートの(4) と(6) で表したようなタイミングの関係、すなわち、タイミングチャートの(4) の画素番号２（Ｒ）の画素に対応する信号と、タイミングチャートの(6) の画素番号０（Ｒ）の画素に対応する信号とを同じタイミングとする必要がある。したがって、このタイミング合わせのため、処理済のカーソル位置信号のセレクタ９への入力信号high3,low3,center3は、処理済のカーソル位置信号high,low,center をディレイ部19によって４クロック遅らせた信号となる。
【００６７】
次に、比較器10では、上記処理済のカーソル位置信号の上下端位置信号high,lowの２つ信号と、入力画像信号Ｉとの比較を行う。この比較は、１画素前隣の同色画素に対応するカーソル位置信号high,lowと、現在の入力画像信号Ｉとを比較するものである。具体的には、図６の（Ａ）のタイミングチャートの(5) の画素番号０（Ｒ）の画素に対応する信号と、タイミングチャートの(7) の画素番号２（Ｒ）の画素に対応する信号とを比較するということであるから、カーソル位置信号high,lowは入力画像信号Ｉに対し、６クロック分遅れたものとしなければならない。したがって、ここでの画像信号にはディレイ部を通さない入力画像信号Ｉを用いることになる。比較器10の動作は、図１に示した画像処理回路の動作と同じであるが、比較器10が"11"を出力する条件である、左端画素の位置には違いがある。本実施の形態における左端画素とは、図６の（Ｂ）における、０（Ｒ），Ｎ＋０（Ｇｂ），２Ｎ＋０（Ｒ），・・・及び、１（Ｇｒ），Ｎ＋１（Ｂ），２Ｎ＋１（Ｇｒ），・・・の左端２列の画素である。
【００６８】
この比較器10の出力信号は、ディレイ部18を通った後、セレクタ９のセレクト信号Ｓとなる。ここで、このセレクタ信号Ｓは前述したように、セレクタ９への入力信号high0,low0,center0、high1,low1,center1、high2,low2,center2、及びhigh3,low3,center3のいずれか１組を選択するための信号であるため、これらの信号とのタイミングを考慮する必要がある。具体的には、図６の（Ｂ）における画素番号２（Ｒ）の画素位置におけるヒステリシススムージング結果を得るためには、画素番号２（Ｒ）の画素位置に対応するカーソル位置信号high1,low1,center1及びhigh2,low2,center2と、画素番号０（Ｒ）の画素位置に対応する処理済のカーソル位置信号high3,low3,center3のいずれかを選択するセレクトする信号として、画素番号０（Ｒ）の画素位置に対応するセレクト信号Ｓが必要ということになる。すなわち、セレクト信号Ｓは図６の（Ａ）のタイミングチャートの(8) に示したタイミングの信号とする必要がある。そして、このセレクト信号Ｓは、例えば画素番号０（Ｒ）の画素位置に対応するセレクト信号Ｓは、図６の（Ａ）のタイミングチャートの(5) で示す処理済のカーソル位置信号high,low,center の画素番号０（Ｒ）の画素位置に対応する信号、及びタイミングチャートの(7) で示す画像信号Ｉの画素番号２（Ｒ）の画素信号から生成される信号であるから、この２つの信号に対して４クロック分遅れた信号ということになる。つまり、図６の（Ａ）のタイミングチャートの(8) のタイミングのセレクト信号Ｓを得るためには、ディレイ部18は４クロック分のディレイを必要とするということになる。
【００６９】
ここで、ディレイ部18は４クロック分のディレイが必要であるということは、比較器10の処理に４クロック分のパイプラインディレイを割り振ることが可能であるということであり、また、ディレイ部17が、２クロック必要であるということは、セレクタ９の処理に２クロック分のパイプラインディレイを割り振ることが可能であるということである。
【００７０】
以上の説明を一般化して表すと、次のようになる。
（１）ディレイ部17とディレイ部18のディレイ数（ディレイクロック数）の和は６であればよい。
（２）ディレイ部17とディレイ部19のディレイ数の和は６であればよい。
（３）入力画像信号Ｉがカーソル位置決定部６〜８を経て比較器10までに至る間に存在するディレイ数の和は最低６必要で、もし、６より多い場合は、その多い分のディレイ数を、比較器10への入力画像信号Ｉの入力部分に挿入する必要がある。
（４）ベイヤーカラー画像においては、上記（１），（２）及び（３）に示したディレイ数の和は、画像信号を画像メモリ３から読み出す際に、縦方向に読み出す画素数×２に等しい。
【００７１】
すなわち、本実施の形態では、画像メモリ３からの画素信号の読み出しを、画素番号０，Ｎ＋０，２Ｎ＋０，１，・・・というように読み出していたため、上記（１）及び（２）に記したディレイ数の和は３×２＝６であったが、例えば、画素番号０，Ｎ＋０，２Ｎ＋０，３Ｎ＋０，１，・・・というように読み出した場合は、ディレイ数の和は８となる。したがって、画像を縦に読み出す数を増やせば増やすほど、ディレイ部19，ディレイ部17，ディレイ部18に割り当てるディレイ数は多くなり、より複雑な処理をより高速に行うことが可能となる。
【００７２】
さて、本実施の形態においては、ディレイ17，18，19のディレイ数は上記のように設定することが可能であるが、ディレイ13，14，15のディレイ数については、次のようにして設定される。
【００７３】
まず、入力画像信号Ｉが、比較器10に一番早く到達するのは図６の（Ａ）のタイミングチャートの(7) で示すタイミングのときである。したがって、この入力画像信号Ｉとタイミングを合わせる必要のある処理済のカーソル位置信号の上下端位置信号high,lowも、図６の（Ａ）のタイミングチャートの(5) で示すタイミングより前には生成してはいけないことになる。この制約があるため、ディレイ部17のディレイ数を減らしたい場合は、図６の（Ａ）のタイミングチャートの(4) で示すセレクタ９への入力信号（カーソル位置信号）を遅らせるしか方法はない。つまり、本実施の形態では、ディレイ部17のディレイ数を２としているため、ディレイ部13，14，15のディレイ数を３とする必要がある。仮に、ディレイ部17のディレイ数を１にしたい場合は、ディレイ部13，14，15のディレイ数を４にする必要がある。これは、比較器10への入力信号（処理済のカーソル位置信号の上下端位置信号）high,lowと、入力画像信号Ｉのタイミングを合わせるためである。
【００７４】
また、仮に、ディレイ部17のディレイ数を５とした場合は、ディレイ部18及びディレイ部19のディレイ数を１とし、ディレイ部13，14，15のディレイ数を１にし、且つ、比較器10に入力する画像信号Ｉを１クロック遅らせる必要がある。これは第１の実施の形態での説明と同じで、比較器10の入力信号high,lowと入力画像信号Ｉのタイミングを合わせるためである。
【００７５】
また、本実施の形態では入力画像をベイヤーカラー画像としたものを示したが、これは例えば補色フィルターような他のカラーフィルターによるカラー画像でも成り立つ。また、本実施の形態で用いたベイヤーカラー画像のような、1 画素おきに同色画素が並ぶ画像を扱う場合においては、画像メモリからの画像の読み出しを０，１，２，３，・・・というように、画像の横方向に読み出した場合、ディレイ部17とディレイ部18のディレイ数の和は２，ディレイ部17とディレイ部19のディレイ数の和は２となる。すなわち、セレクタ及び比較器をそれぞれ１クロック周期内で処理することが可能となり、図１で示した回路構成のままでも、回路のクロック周波数が高くない場合や、画像のビット幅が少ない場合においては、ヒステリシススムージングのパイプライン処理が実現可能である。
【００７６】
以上で説明したように、画像メモリ３からの画像信号の読み出し順序を工夫し、また回路内のパイプラインディレイ部のディレイ数及び挿入位置を適切に選択することにより、カラー画像においても、ヒステリシススムージング回路に代表されるようなフィードバック処理回路を有する画像処理回路における画像処理を、パイプライン処理により高速処理することが可能となる。
【００７７】
次に、本発明の第３の実施の形態について説明する。図７は、本発明に係る画像処理装置の第３の実施の形態を示すブロック構成図であり、図３及び図５に示した第１及び第２の実施の形態と同一又は対応する構成要素には同一の符号を付して示し、その説明を省略する。図７において、21は入力画素信号値がカーソルの上端より上となった場合の、カーソルの中心位置center1 を演算する第１のカーソル中心位置決定部、22は入力画素値がカーソルの下端より下となった場合の、カーソルの中心位置center2 を演算する第２のカーソル中心位置決定部、23はカーソルの上端位置high及び下端位置low を演算するカーソル上下端位置決定部、24はディレイ部（一般的回路におけるフリップフロップ）であり、ディレイ部11〜19と共に1 クロック分ディレイさせる場合はＤ，ｎクロック分ディレイさせる場合はｎＤと表している。
【００７８】
この実施の形態においては、カーソル位置の演算は、最初に第１のカーソル中心位置決定部21及び第２のカーソル中心位置決定部22にて、中心位置center１，center２のみ求め、そしてセレクタ９により選ばれたカーソル中心位置から、カーソル上下端位置決定部23にてカーソル上下端位置を求めるようにしている。したがって、前記第１及び第２の実施の形態に対し、機能的には同じであるが、カーソルの位置を演算するブロックが簡単になり、回路規模を小さくできるという利点がある。
【００７９】
しかし、セレクタ９の処理後に、カーソル上下端位置high,lowの演算を行うため、カーソル中心位置centerからセレクタ信号Ｓを演算するまでの回路は更に複雑になるので、画像信号の読み出しを図２の（Ｂ）のように横方向に読み出した場合においては、セレクタ９，カーソル中心位置決定部21又は22，及び比較器10の３つのブロックを、１クロック周期内に処理しなければならないことになり、一般的な回路でのパイプライン処理は難しい。
【００８０】
このような、より複雑な構成の回路においても、図７に示す第３の実施の形態の回路構成のように、ディレイ部の配置及びディレイクロック数を適切に決め、図６の（Ｂ）で示したような画像読み出し方法をとることにより、カラー画像に対して図８に示したタイミングのパイプライン処理が可能となる。
【００８１】
また、図７に示した第３の実施の形態に係る画像処理回路におけるパイプラインディレイ数（ディレイクロック数）は、第１及び第２の実施の形態と同様に、以下のように一般化できる。
（１）ディレイ部17とディレイ部24とディレイ部18のディレイ数の和は６であればよい。
（２）ディレイ部17とディレイ部19のディレイ数の和は６であればよい。
（３）入力画像信号Ｉがカーソル中心位置決定部21，22、セレクタ９、及びカーソル上下端位置決定部23を経て比較器10までに至る間に存在するディレイ数の和は最低６必要で、もし、６より多い場合は、その多い分のディレイ数を、比較器10への入力画像信号Ｉの入力部分に挿入する必要がある。本実施の形態では、入力画像信号Ｉがカーソル中心位置決定部21，22、セレクタ９、及びカーソル上下端位置決定部23を経て比較器10までに至る間に９段（９クロック分）のディレイ数があるため、３段のディレイ数のディレイ部16が比較器10に入力される画像信号Ｉの入力側に挿入されている。
（４）ベイヤーカラー画像においては、上記（１），（２）及び（３）に示したディレイ数の和は、画像信号を画像メモリ３から読み出す際に、縦方向に読み出す画素数×２に等しい。
【００８２】
以上で説明したように、画像メモリ３からの画像の読み出し順序を工夫し、また回路内のパイプラインディレイ部のディレイ数及び挿入位置を適切に選択することにより、より複雑な構成のフィードバック回路においても、パイプライン処理により高速処理することが可能な画像処理回路を提供することができる。
【００８３】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、画像処理回路を構成するセレクタ及び比較部の出力信号に対して適切な遅延量を設定することができ、ヒステリシススムージング処理に代表されるフィードバック処理を有する画像処理を、パイプライン処理により高速に行うことが可能な画像処理回路を実現することができる。
【図面の簡単な説明】
【図１】 本発明に関連する画像処理回路の構成を示すブロック構成図である。
【図２】 図１に示した画像処理回路の動作を説明するためのタイミングチャート、及び図１に示した画像処理回路における画像データの読み出し順を示す説明図である。
【図３】 本発明に係る画像処理装置の第１の実施の形態を示すブロック構成図である。
【図４】 図３に示した第１の実施の形態の動作を説明するためのタイミングチャート、及び第１の実施の形態における画像データの読み出し順を示す説明図である。
【図５】 本発明の第２の実施の形態を示すブロック構成図である。
【図６】 図５に示した第２の実施の形態の動作を説明するためのタイミングチャート、第２の実施の形態における画像データの読み出し順を示す説明図、及び第２の実施の形態における撮像素子に用いられるベイヤーカラーフィルタの構成を示す図である。
【図７】 本発明の第３の実施の形態を示すブロック構成図である。
【図８】 図７に示した第３の実施の形態の動作を説明するためのタイミングチャートである。
【図９】 ヒステリシススムージング処理を説明するための説明図である。
【符号の説明】
１ 撮像素子
１′ 単板カラー撮像素子
２ Ａ／Ｄコンバータ
３ 画像メモリ
４ メモリコントローラ
５ カーソル高さ決定部
６ カーソル初期位置決定部
７ 第１のカーソル位置決定部
８ 第２のカーソル位置決定部
９ セレクタ
10 比較器
11〜19 ディレイ部
21 第１のカーソル中心位置決定部
22 第２のカーソル中心位置決定部
23 カーソル上下端位置決定部
24 ディレイ部

Claims (3)

1. 撮像素子から得られる画像信号を所定の順序で読み出した入力画像信号Ｉに対して、フィードバック処理を含む所定のノイズ除去を行い、当該ノイズ除去が行われた出力画像信号Ｏを出力する画像処理回路であって、
   前記入力画像信号Ｉのうちの前記撮像素子の第１の画素に対応する画素信号を処理して複数のカーソル位置を演算し、当該カーソル位置に係る複数組のカーソル位置信号を出力するカーソル位置決定部と、
   入力されるセレクト信号Ｓに基づいて、前記複数組のカーソル位置信号と、前記第１の画素に先行して既にノイズ除去を終えている第２の画素に対応する画素信号に係るカーソル位置信号との中から、いずれか一組の信号を選択し、その選択された信号を出力するセレクタと、
   前記セレクタにて選択された信号と前記第１の画素信号とを比較し、その比較結果を前記セレクタのセレクト信号Ｓとして前記セレクタへ出力する比較部と、
   前記セレクタの出力側から前記比較部を介して前記セレクタのセレクト信号Ｓとして前記セレクタに入力されるまでの第１の遅延量、ノイズ除去を終えている前記第２の画素に対応する画素信号に係るカーソル位置信号として前記セレクタの出力側から前記セレクタに入力されるまでの第２の遅延量、及び前記入力画像信号Ｉが前記カーソル位置決定部を経て前記比較部までに到る第３の遅延量が等しくなるように、遅延量を与えるディレイ部と、
   を有することを特徴とする画像処理回路。
2. 前記ディレイ部は、フリップフロップ回路であることを特徴とする請求項１に係る画像処理回路。
3. 前記第１の画素と前記第２の画素とは、隣接する画素同士であることを特徴とする請求項１に係る画像処理回路。

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