JPS5893095A - メモリアドレス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明６技術分野 本発明は二次元的アドレス構造を有するメモリを簡易に
アフィン型アクセスできる実用性の高いメモリアドレス
制御装置に関する。

従来技術 画像メモリ等の二次元的アドレス構造を有すするメモリ
のアドレスアクセスは、一般に第１図に示すようにラス
ター走査して行われる。この場合、メモリ上の各アドレ
スの物理的な位置付けは、第２図に示すように、各走査
ラインのアドレスが順次連結された構造となるので、そ
のアドレス制御は一般にカウンタや加算器を用いて簡単
に行われる。ところが近年、画像処理システムの発展に
伴い、画像メモリに蓄積され九画儂データを第３図に示
すように斜め方向にアクセスして読出す必！！が多々生
じている。例えば撮像装置を介して入力され、画像メモ
リに蓄積された入力画像の傾きを修正して画像処理を行
う場合（このような所謂アフィン型アクセスを行うこと
が要求される。

しかして従来、このようなアフィン減アクセスを行う場
合、ソフトウェア的に１つの７ドレスをアクセスする都
度、次のアクセスアドレスを計算したシ、あるいは第４
図に示す如く構成されたメモリアドレス制御装置にてア
ドレス指定が行われている。

第４図に示す装置は、メモリ１のアドレスを図中ムから
Ｂ％ＣからＤへと順次アクセスする場合、先ず第１およ
び第２のマルチプレクサ（ＭＰＸ）　２　ｘ　ｅ　２　
ｙ　１Ｊ　ｘ　ｅ　’　７を介して初期アドレスデータ
ＸＡｊ　Ｙ、を与えたのち、そのデータＸ、＃　Ｙ、を
加算器４　ｚ　ｅ　４　ｙに帰還してアドレス増加デー
タΔｘ１．ΔＹ、をそれぞれ加算し、これを前記第２の
ＭＰＸ　Ｊ　ｘ　、　３　ｙを介して次のアクセスデー
タとしてメモリ１に与えるように構成されている。この
処理を一走査ラインに亘って繰返したのち、加算器５　
！　ｙ　５　Ｔにて前記初期アドレスデータＸ、　ｌ　
ＹＡに次の走査開始アドレスとの差分ＸＣＸＡ　ｔ　Ｙ
ｃ−ＹＡを加算して、次の一走査ラインにおける新たな
初期アドレスデータを生成し、これを第２のＭＰＸ　Ｊ
　ｘ　、　３７に与えるように構成される。従りて、Ｍ
ＰＸ　２　ｚ。

２７．３に、３７および加算器４ｇ、４７゜５Ｘｅ５１
の動作タイミングを所定の周期を以って制御すれば、こ
こに上述したアドレスアクセスが行われることになる。

従来の問題点 ところが、このように構成された従来装置にあっては、
加算器４Ｘｅ４ｙｓ５ｘｐ５ｙ間の動作タイミングを正
確に制御することが必要であシ１制御回路の構成が複雑
化することが否めない。また２段階に亘る加算処理が必
要なので、動作安定性を確保することが難しく、また集
積回路化を図る場合等、素子構成の簡略化が難しい等の
問題を有している。

発明の目的 本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、アドレスアクセス動作の安定化
と構成の簡略化を図シ、簡易に且つ信頼性良く′：：ア
フィン型アクセスを行い得る実用性の高いメモリアドレ
ス制御装置を提供することにある。

発明の構成 本発明はアドレス増加データあるいはアドレス減少デー
タを第１のマルチプレクサによシ選択して加算器に供給
して現アドレスデータに加算し、この加算器の出力デー
タあるいは初期アドレスデータを＃！２のマルチプレク
サを介して選択し１揖７ドレスデータを生成してメモリ
のアドレスをアクセスするべくアドレス制御回路を構成
してなることを特徴とするメモリアドレス制御装置にあ
る。

発明の効果 従りて本発明によれば、選択されたアドレス増加データ
あるいはアドレス減少データを現アドレスデータに加え
ると云う一段の加算処理だけによって、簡易にアドレス
データの更新を行い得る。しかも加算処理が一段なので
、その動作タイミング制御が極めて簡単であシ、動作の
安定化を図ル得る。更には加算器が一段なので、従来装
置に比して構成の簡略化を図シ得、集積ｉ酪化に好都合
である等の絶大なる効果を奏する。

発明の実施例 以下図面を参照して本発明の一実施例につき説明する。

＃！５図は実施例装置の概略構成図で、１１は画像メモ
リ等の二次元的アドレス構造を有し、Ｘ方向アドレスお
よびＹ方向アドレスが独立に指定されてそのアドレスが
アクセスされるメモリである。尚、このメモリ１１のア
ドレスアクセスは、メモリ１１へのデータ書込み時、お
よびデータ読出し時に関係表く同様に行われ、上記書込
みと読出しの切換えは別の制御コマンドによりて行われ
る。しかして、このメモリ１１に対して、上記各アドレ
スをそれぞれ指定するＸアドレス制御回路とＹアドレス
制御回路とが設けられている。これらのアドレス制御回
路は、入力データをＸ成分およびＹ成分と異にするもの
の同様に構成される。即ち、−走査ラインの走査に伴う
アドレス変化分であるアドレス増加データΔＸ、ΔＹ１
および一走査ラインの走査終了に伴うアドレスデータ復
帰の量を示すアドレス減少データＸｇ−ＸＢ　＊　ＹＣ
−Ｙｌは第１のマルチプレクサ１２ｘ、１２１によシ選
択されるようになりている。このｇｌｃ）ｆｆルチグレ
クサ１２ｘ。

ｘｘｙは、走査の開始からその走査の終了に至る間、上
記アドレス増加データΔＸ、ΔＹを走査クロ、りに同期
して選択し、上記走査の終了の都度、つｔシー走査期毎
に一前記アドレス増加データノｘ、７Ｙに代えて前記ア
ドレス減少データｘｃ−Ｘｇ　ｅ　Ｙｃ−７ｍを選択す
るものである。しかして、これらｏｇｔのマルチプレク
サ１２ｘ。

１２７を介して選択され九アドレスデータは加算器Ｉ　
Ｊ　ｘ　ｅ　Ｉ　Ｊ　ｙにそれぞれ供給され、メモリＩ
ＩＫ対して現に与えられている現アドレスデータＸ　、
ＹＫそれぞれ加算される。第２のマルチプレクサｉ　４
　ｘ　ｅ　１４　ｙはこの加算器Ｉ　Ｊ　ｘ　＊１１１
の出力アドレスデータあるいは、前記メモ°す１１に与
える走査開始位置を糸す初期アドレスデータｘ、　ｔ　
ｙ、を選択するものであシ、この選択出力が現アドレス
データとして前記メモリｌｌｌＩＣ与えられるようにな
っている。この第２の１ルチグレクサ１４ｘ　、　１４
Ｆは、メモリ１１のアドレスアクセス開始時、っまシ走
査開始時にのみ上記初期アドレスデータＸＡ＃　Ｙ、を
選択し、その後は加算器１３ｘ、１３ｙの出力アドレス
データを選択する如く制御される。

かくしてこのように構成され九本装置によれば、メモリ
１１のアドレスアクセスに際して、先ず第２のマルチプ
レクサ１４ｘ、１４１を介して初期アドレスデータｘ、
　ｅ　ｙ、ｋがそれぞれ選択されてメモリＩＩＫ与えら
れる。これＫよってメモリ１ノのアドレス（ＸＡ　ｔ　
ＹＡ）がアクセスされることＫなる。このとき、第１の
マルチプレクサ１２ｘ＊１２１はアドレス増加データΔ
Ｘ、ΔＹを選択しておシ、これを加算器１３ｘ。

１３ｙに与えている。加算器１３χｅ　Ｊ　Ｊ　ｙには
、前記第２のマルチプレクサ１４　ｘ　＊　Ｊ　４　ｙ
ｌ：：：・ の出力である現アドレスデ、−夕が帰還久方されており
、両データが加算されて− ｘＱ＝ｘ、十Δｘ　ｅ　ｙ；＝ｙ、＋ｔｙなる次のタイ
ミングにおけるアドレスアクセスデータが生成されてい
る。そして、上記状の走査タイミングでは第２のマルチ
プレクサ１４ｘ。

１４７が切換えられて前記初期アドレスデータＸＡ　Ｉ
　ＹＡに代えて上記加算器１３ｘ、１３１の出力データ
ｘｉ　ｅ　ｙ；が選択され、これが現アドレスデータと
してメモリ１１に与えられる。このときには、加算器１
３ｘ、１Ｂｙはこの現アドレスデータを得て、 ｆ、　！　Ｘ、；　＋　ｊＸ　４．　＋　２−ΔＸｙ＃
　＝Ｙｌ＋ΔＹ　Ｗ　Ｙ、　＋　２＃７Ｙム　　　　　
ム なる更に次のタイミングにおけるアドレスアクセスデー
タを生成している。以後、＃Ｉ２のマルチプレクサ１４
ｘ、１４１による加算器１３ｘ。

１！１．ｙＯａ力データ抽出オζ−走査フィンに亘るア
ドレスアクセスが終了するまで繰返して実行される。従
って、メモリ１１のアクセスアドレス位置は第５図中ム
点から１点迄順次変化することになる。

そして、上記−走査ラインに亘ゐアクセスが完了したと
き、第１のマルチプレクサ１２ｘ。

１１７は前記アドレス減少データＸｃ−Ｘ、　＊Ｙｃ−
Ｙ、を選択して加算器１３ｘ、１３ｙに与える。これに
よって加算器１３ｘ　、　ｌ　ｊｙはそのときの現アド
レスデータ ｘ：＝ｘ、＋ｎ−Δｘ　＝ｘ。

Ｙｃ−Ｙ　十鳳・ΔＹ＝Ｙ。

ム　　　　ム に上記アドレス減算データをそれぞれ加え、Ｘ、　＋　
（Ｘｃ−Ｘ、’）　””ＸｃＹ、＋（Ｙｃ−Ｙ、）＝Ｙ
ｃ なる次の走査ラインの走査開示位置アドレスデータを得
ている。このアドレスデータｘ、　ｔ　ｙ。

が第２のマルチプレクサ１４ｘ、１４ｙを介してメモリ
１１に与えられたのち、これにアドレス増加データΔＸ
、ΔＹが順次加えられてアドレスアクセスが行われ、こ
こに上記状の走査ラインの走査が行われる。

そして、このような処理が一定音ラインを走査する毎に
繰返して行われる。これによって、ａ！５図に示すよう
にメモリ１１の二次元的アドレスのアフィン型アクセス
が行われる仁とになる。

このように本装置によれに１第２のマルチプレクｔＪ４
ｘｅＪ４ｙＫよって初期アドレスデータＸ、　＠　Ｙ、
を与えたのち、−走査ラインに亘ってアドレス増加デー
タ７Ｘ　、　７Ｙを、また−走査ライン毎に周期的にア
ドレス減少データＸＣ−ＸＩ　ｓ　Ｙ（−Ｙｌを第１の
マルチプレクサ１２ｘ。

１１７１１Ｃよ）選択して加算器１３ｘ、１Ｂｙに与え
、現アドレスデータに加算して次のタイミングにおける
アドレスデータを生成することによって、極めて簡易に
メモリ１１のアフィン型アクセスを行い得る。しかも本
装置では、加算器１１ｘ・１３７が一段構成であシ、走
査クロックに同期させて作動させればよいのでタイミン
グ制御が非常に簡単である。しかも第２のマルチプレク
サ１４ｘ、１４Ｔの切換タイミングは初期時だｆｆ−ｔ
’あ〉、ｔえ−２゜、ヤヶグい。

ｔ　Ｉ　Ｊ　ｘ　、　Ｉ　Ｊ　ｙの切換動作タイミング
も一走査ラインの走査終了毎に周期的であるから、その
タイミング制御も簡単である０％に、前記第４図に示し
た従来装置にありては、２段の加算器４ｘ、４ｙ、５ｘ
、５ｙ間の動作タイミング制御が必要であったのに比し
て、本装置はこれを必要としないので、制御性が良く、
また動作信頼性も高い。また、加算器の構成数が一段減
るので、その分だけ装置構成の簡略化を図シ得、集積回
路化も容易とする。従って、従来装置に比較して、動作
の安定化と装置構成の簡略化を図った上で効果的なメモ
リ１１のアフィン型アクセスを可能とする等の絶大なる
効果を奏する。

発明の異なる実施例 尚、前記アドレス計算処理に供される初期アドレスデー
タＸ、　ｌ　Ｙ、、アドレス増加データΔＸ。

ΔＹそしてアドレス減少データＸｃＸｍ　＋　ＹＣ−Ｙ
ｌは、それぞれ専用のレジスタに１リセツＦして与、す
るようＫしてもよ、、、吟が、とれらの各データを予、
、誦□ めデータメモリに格納しておき、このデータメモリの７
ドレスを選択的にアドレス指定して上記各データを読出
して与えるようにしてもよい。

即ち、読出し専用メモリ（ＲＯＭ）　Ｋアフィン型アク
セスの仕様に応じた複数のデータをそれぞれ格納してお
き、これを選択指定して用いるようにしてもよい、また
、Ｘ方向、Ｙ方向のアドレスデータとして与えるデータ
ビ、ト長はメモリ１１の構成に応じて定めればよいもの
である。

また、Ｙ方向のアドレス増加データΔＹを０として通常
のラスク型アクセスを行い得ることも勿論である。要す
るに本発明はその要旨を逸脱しない範囲で種々変形して
実施することができる。

【図面の簡単な説明】

第１図はメモリのラスク型アクセスを示す図、ＩＩ！！
；２１ｉ！ｉはラスク型アクセスのアドレス制御の概念
を示す図、第３図はメモリのアフィン型アクセスを示す
図、第４図は従来のメモリアドレス制御装置の一例を示
す構成図、第５図は本発明の一実施例を−示す装置の概
略構成図である。 １１・・・メモリ、１２Ｘｅ１２ｙ”・第１のマルチプ
レクサ、Ｉ　Ｊ　ｘ　ｅ　Ｉ　Ｊ　ｙ・・・加算器、１
４ｘ＊１４７・・・第２Ｃ）ｆｆ−ルチデレクす。 ５ｒ１図 才２Ｈ 才　３Ｂ 矛４図

Claims (1)

【特許請求の範囲】
1. 二次元的アドレス構造を有するメモリのＸアドレスを指
   定するＸアドレス制御回路と、上記メモリのＹアドレス
   を指定するＹアドレス制御回路とを備え、上記各アドレ
   ス制御回路は予め設定されたアドレス増加データあるい
   は予め設定されたアドレス減少データを選択する第１の
   マルチプレクサと、この第１のマルチプレクサＯ選択デ
   ータを現アドレスデータに加算する加算器と、こＯ加算
   器の出力データあるいは初期アドレスデータを選択して
   現アドレスデータを得る！１１Ｉ２のｉルチ゛プレクサ
   とＫよシそれぞれ構成してなることを特徴とするメモリ
   アドレス制御装置。