JPH01256867A

JPH01256867A - 画像アドレス変換回路

Info

Publication number: JPH01256867A
Application number: JP63084194A
Authority: JP
Inventors: Takeshi Kubo; 毅久保; Kazuaki Sakaguchi; 坂口　和明
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-04-07
Filing date: 1988-04-07
Publication date: 1989-10-13
Anticipated expiration: 2014-06-23
Also published as: JP2910769B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕画像メモリに記憶される画像データのアドレスを変換す
る画像アドレス変換回路に関し、アドレス変換後の画像
に不必要な画像データが現れないようにすることを目的
とし、画像データを記４ｇするする画像メモリと、該画像メモ
リに対するシーケンシャルな書き込みアドレスを発生す
るアドレス発生部と、前記書き込みアドレスを変換して
読み出しアドレスを出力するアドレス変換部と、前記読
み出しアドレスにより前記画像メモリから読み出したデ
ータを一旦保持し、再び前記書き込みアドレスにより該
画像メモリに書き込み得るように印加するデータバ・ソ
ファ部と、前記読み出しアドレスが前記画像メモリの所
定の領域外にあるか否かを判定する領域外判定部とを有
してなるように構成する。

〔産業上の利用分野〕

本発明は、画像メモリに記憶される画像データのアドレ
スを変換する画像アドレス変換回路に関する。

画像処理においては、例えば、回転、並行移動、拡大、
縮小等のように、元の画像データのアドレスを変換する
処理が行なわれる。このような処理は、通常、まず、書
き込みアドレスをラスタ・スキャンによりシーケンシャ
ルに発生し、次に、該書き込みアドレスに書き込むべき
元の画像データのアドレスをアドレス変換により求め、
さらに、画像メモリの該求めたアドレスに記憶されてい
た画像データを読み出して、前記書き込みアドレスに書
き込むという手順により行なわれる。

ところが、このとき、上記のアドレス変換により求めた
アドレスが、元の画像メモリにおいてアドレス変換され
るべきデータが存在する所定の領域に含まれないものと
なることがある。さらに、画像メモリに該当するアドレ
スが存在しないこともある。前者のような場合には、ア
ドレス変換すべきでない画像データについて変換を行な
うことになり、また、後者の場合には、画像メモリから
読み出したデータが不定となる等により、何れの場合に
おいても、変換された画像が不必要な画像データを含む
ことから、種々の不都合を生ずる。

そのため、アドレス変換された画像に、不必要な画像デ
ータを含まないようにする技術が要望されていた。

〔従来の技術、および発明が解決しようとする課題〕

第６Ａ図は、本発明の画像アドレス変換回路が行なうア
ドレス変換の１例として、アフィン変換の場合の例を示
すものである。

第６Ａ図において、１００はアドレス変換前の画像メモ
リ領域全体を示すもの、２００はアドレス変換後の画像
メモリ領域全体を示すものである。

アドレス変換後の画像メモリ領域２００においては、方
形の部分領域２０１内に、アドレス変換前の画像メモリ
領域１００内の部分領域１０１′に示される矢印の像を
４５°回転させて表示させるようにする。

第６Ｂ図は、第６Ａ図における、アフィン変換に係わる
部分を拡大して示すものである。第６Ｂ図において、ア
ドレス変換前の画像メモリ領域ｌＯＯ内の部分領域１０
１’に重ねて一点鎖線で示される部分領域２０１′は、
前記アドレス変換後の画像メモリ領域２００内のアフィ
ン変換された画像を表示すべき部分領域２０１とアフィ
ン変換によって対応する部分領域である。また、第６Ｂ
図において、アドレス変換後の画像メモリ領域２００内
の部分領域２０１に重ねて破線で示される部分領域１０
１は、前記アドレス変換前の画像メモリ領域１００内の
アフィン変換に用いられるべき画像データが存在する部
分領域１０１′とアフィン変換によって対応する部分領
域である。

第６Ａ図および第６Ｂ図に示される例における従来のア
フィン変換の手順は以下の通りである。

すなわち、まず、前記部分領域２０１において、端点の
アドレス（ｘｏ　、　　ｙｏ）から順に、ラスタ・スキ
ャンの書き込みアドレスをシーケンシャルに発生する。

次に、該書き込みアドレスに書き込むべき元の画像デー
タのアドレスをアフィン変換により求める。そして、該
求めた元の画像データのアドレスのデータを読み出して
前記の書き込みアドレスに書き込む。

第６Ｂ図の例においては、変換前の画像メモリの領域に
おいて、変換後の上記部分領域２０１の端点のアドレス
（ｘｏ、ｙｏ）に対応するのは、前記部分領域２０１′
の端点（Ｘｏ’＋　　ｙｏ’）である。また、同様に、
変換前の画像メモリの領域において、変換後の上記部分
領域２０１内の領域Ａに対応するのは、該部分領域２０
１′内の領域Ａ′であり、変換前の画像メモリの領域に
おいて、変換後の上記部分領域２０．１内の領域Ｂに対
応するのは、該部分領域２０１′内の領域Ｂ′である。

さらに、第６Ｂ図の部分領域２０１内の領域ＣおよびＤ
も、それぞれ部分領域２０１′内の領域Ｃ′およびＤ′
に対応する。

第６Ｂ図から明らかなように、上記の領域Ａ′。

Ｂ’、Ｃ’およびＤ′は、何れも、前記アドレス変換前
の画像メモリ領域１００内においてアフィン変換に用い
られるべき画像データが存在する部分領域１０１′内に
は含まれない。さらに、領域Ａ′およびＢ′においては
、第６Ａ図から明らかなように、画像メモリの領域１０
０に対応する部分が存在しない。すなわち、画像メモリ
には、前記の領域ＡおよびＢのアドレスに（アドレス変
換によって）対応するアドレスは存在しない。したがっ
て、上記のＣ′およびＤ′の領域は、変換後の画像メモ
リの領域２００に書き込む必要のない画像データからな
るものであり、さらに、上記の画像メモリの領域１００
に存在しないアドレスの領域Ａ′およびＢ′のアドレス
によって画像メモリに対して読み出し動作を行なっても
、画像メモリからは、不定のデータが読み出されるか、
あるいは、オール“Ｏ”のような所定の値が出力される
（このような存在しないアドレスによって読み出し動作
を行なったときのメモリの出力については、メモリのデ
ータ出力回路の仕様によって異なる）。

しかしながら、従来のアドレス変換の手順においては、
アドレス変換後の画像メモリ領域２００内の、アフィン
変換された画像を表示すべき部分領域２０１の全ての画
像データについてシーケンシャルにアドレスを発生して
変換された画像データに書き換える。したがって、従来
の画像アドレス変換によれば、例えば、第６Ｂ図の例に
示されるような、アドレス変換後の画像メモリの領域の
Ａ、Ｂ、ＣおよびＤで示される部分には、不定の、ある
いは、少なくとも不必要な画像データが書き込まれるこ
とになる。

上述のような、不定の、あるいは、少なくとも不必要な
画像データの書き込みによって、さらに詳細には、次の
ような問題を生ずる。すなわち、第１に、アドレス変換
後の画像に不定の、あるいは、少なくとも不必要な画像
データが現れることにより変換後の画像が損なわれる。

このことは、特に、変換後の画像が別の背景画像に埋め
込まれる場合において著しい。第２に、不必要なデータ
のアドレスに対してもアドレス変換を行なうために、処
理に無駄な時間を要し、処理を不必要に遅らせる原因と
なる。

本発明は上記の問題点に鑑み、なされたもので、第１に
、アドレス変換後の画像に不必要な画像データが現れな
いようにする画像アドレス変換回路を提供することを目
的とし、さらに、第２に、アドレス変換が一次変換であ
る場合においては、第１の目的に加えて、処理時間を短
縮化する画像アドレス変換回路を提供することを目的と
するものである。

〔課題を解決するための手段〕

第１図は本発明の第１の形態の基本構成図である。本図
において、ｌはアドレス発生部、２は画像メモリ、３は
アドレス変換部、４は領域外アドレス判定部、そして、
５はデータバッファ部である。

画像メモリ２は、画像データを記憶する。

アドレス発生部１は、該画像メモリ２に対するシーケン
シャルな書き込みアドレスを発生する。

アドレス変換部３は、前記書き込みアドレスを変換して
読み出しアドレスを出力する。

領域外アドレス判定部４は、前記読み出しアドレスが前
記画像メモリ２の所定の領域外にあるか否かを判定して
、該領域外のときは対応するデータの前記画像メモリ２
への書き込みを禁止する。

そして、データバッファ部５は、前記読み出しアドレス
により前記画像メモリ２から読み出したデータを一旦保
持し、再び前記書き込みアドレスにより該画像メモリ２
に書き込み得るように印加するものである。

第２図は本発明の第２の形態の基本構成図である。本発
明の第２の形態は、アドレス変換が一次変換である場合
に適用されるものである。本図において、１はアドレス
発生部、２は画像メモリ、３はアドレス変換部、４は領
域外アドレス判定部、５はデータバッファ部、そして、
６はライン終了検出部である。

画像メモリ２は、画像データを記憶する。

アドレス発生部１は、該画像メモリ２に対してラスタ・
スキャンのためのシーケンシャルな書き込みアドレスを
発生する。

データバッファ部５は、前記読み出しアドレスにより前
記画像メモリ２から読み出したデータを一旦保持し、再
び前記書き込みアドレスにより該画像メモリ２に書き込
み得るように印加するものである。

そして、ライン終了検出部６は、上記ラスタ・スキャン
の各ラインにおいて前記読み出しアドレスが前記所定の
領域内から該領域外へと変化したことを検出する。

さらに、本発明の第２の形態によれば、前記アドレス変
換部３は、上記領域外への変化の検出に応じて、読み出
しアドレスのラインを更新する。

〔作　用〕

本発明の第１の形態においては、アドレス発生部１にお
いてシーケンシャルに発生された書き込みアドレスは、
アドレス変換部３にてアドレス変換されて読み出しアド
レスが求められる。該読み出しアドレスによって画像メ
モリ２よりデータが読み出されるのと並行して、領域外
アドレス判定部４において、該読み出しアドレスが前記
画像メモリ２の所定の領域外にあるか否かを判定する。

上記の読み出されたデータは、データバッファ部５に一
旦保持された後、再び前記書き込みアドレスにより該画
像メモリ２に書き込み得るように印加される。もし、前
記領域外アドレス判定部４において、該読み出しアドレ
スが前記画像メモリ２の所定の領域外にあると判定され
ているならば、上記のデータの印加のタイミングで、該
画像メモリ２に対して書き込み禁止信号が印加され、該
所定の領域外にあると判定されたアドレスに対応するデ
ータは、変換後の画像メモリ２には書き込まれない。

こうして、本発明の第１の形態によれば、アドレス変換
後の画像に不必要な画像データが書き込まれることは、
なくなる。

本発明の第２の形態においては、上記の第１の形態の構
成に加えて、ライン終了検出部６を備え、該ライン終了
検出部６においては、アドレス発生部１がラスタ・スキ
ャンの各ラインのアドレスについて前述の手順を行なう
過程において、シーケンシャルに変換されるアドレスが
前記領域内にあったものが８亥領域外に出たときに、こ
れを検出する。

前述のように、本発明の第２の形態においては、アドレ
ス変換が一次変換である場合に限定されるため、ラスタ
・スキャンの各ラインのアドレスから変換された読み出
しアドレスが、領域内にあったものが−旦、領域外に出
たとすると、再び、同一ラインの走査の間に変換された
読み出しアドレスが領域内に戻ることはない。

したがって、本発明の第２の形態におけるアドレス発生
部１は、ライン終了検出部６における前記の検出に応じ
て、該ラインの走査を終了し、次のラインの走査を開始
する。これにより、不必要なデータを記憶する領域に対
応する読み出しアドレスの一部については、該読み出し
アドレスに対するアドレス変換の手順を行なわなくとも
よくなり、処理時間が短縮化される。

〔実施例〕

第３図は、本発明の実施例の構成図である。

第３図において、１１．ｌｌ’、１２．１２’は、それ
ぞれ、書き込みアドレス発生カウンタ、１３および１４
は、それぞれ、読み出しアドレス信号線、２０は画像メ
モリ、２１および２３は読み出しアドレス発生カウンタ
、２２および２４は、それぞれ、セレクタ、３０は積和
演算回路、４０は領域外判定回路、４１は書き込み禁止
信号出力レジスタ、４２は書き込み禁止信号線、５０は
データバッファレジスタ、５１は読み出しデータ線、５
２は書き込みデータ線、６０はライン終了検出回路、そ
して、６１はライン終了信号線である。

書き込みアドレス発生カウンタ１１．１１’。

は、それぞれ、互いに同一の構成を有し、同一の動作を
するもので、画像メモリ２０内の所定の領域をラスタ・
スキャンするための、Ｘ方向のシーケンシャルな書き込
みアドレスＷＡＸを発生するものである。書き込みアド
レス発生カウンタ１１゜１１’は、それぞれ、ラスタ・
スキャンの各ライン毎に、予め設定された最小値から最
大値までの間のＸ方向のアドレスの値をシーケンシャル
に出力して前記所定の領域をＸ方向に走査し、その出力
は、後述するアドレス変換のサイクル毎に更新される。

書き込みアドレス発生カウンタ１２および１２’も、互
いに同一の構成を有し、同一の動作をするもので、Ｘ方
向のシーケンシャルな書き込みアドレスＷＡＹを発生す
る。書き込みアドレス発生カウンタ１２．１２’は、そ
れぞれ、予め設定された最小値から最大値までの間のラ
スタ・スキャンのライン・ナンバ、すなわち、Ｘ方向の
アドレスの値をシーケンシャルに出力するもので、前記
所定の領域をＸ方向に走査し、その出力は、前記書き込
みアドレス発生カウンタ１１，１１’が各ラインの走査
を終了する毎に更新される。なお、書き込みアドレス発
生カウンタ１１′および１２’は、アドレス変換の演算
を行なうためのアドレスを発生するものであって、その
出力のタイミングは、後述するように、アドレス計算サ
イクルに一致し、また、書き込みアドレス発生カウンタ
１１および１２は、実際に画像メモリ２０に対して書き
込みアドレスを印加するものであって、その出力のタイ
ミングは、画像メモリ２０に対して書き込みデータを印
加するタイミングに一致する。

上記の書き込みアドレス発生カウンタ１１’および１２
’の出力は、積和演算回路３０に人力され、ここにおい
て、アドレス変換されたアドレス、すなわち、それぞれ
Ｘ方向およびＸ方向の読み出しアドレスＲＡＭおよびＲ
ＡＹが計算される。第３図の構成における積和演算回路
３０は、第６Ａ図および第６Ｂ図に示したようなアフィ
ン変換の演算を行なうものである。

積和演算回路３０から出力された、上記のＸ方向および
Ｘ方向の読み出しアドレスＲＡＭおよびＲＡＹは、それ
ぞれ、複数ビットからなる読み出しアドレス信号線１３
および１４を介してセレクタ２２および２４の一方の入
力端子群に印加される。

読み出しアドレス発生カウンタ２１および２３は、それ
ぞれ、通常時のラスタ・スキャンによる画像メモリ２０
からの読み出しアドレスを発生するもので、読み出しア
ドレス発生カウンタ２１は、Ｘ方向のシーケンシャルな
読み出しアドレスを発生し、読み出しアドレス発生カウ
ンタ２３は、Ｘ方向のシーケンシャルな読み出しアドレ
ス、すなわち、ラスタ・スキャンのライン・ナンバを出
力するものである。

前記セレクタ２２および２４、それぞれの他方の端子群
には、それぞれ、上記読み出しアドレス発生カウンタ２
１および２３の出力が印加される。

セレクタ２２および２４は、アドレス変換時には、前記
積和演算回路３０からの出力を選択し、通常時には、上
記読み出しアドレス発生カウンタ２１および２３からの
ラスタ・スキャンの読み出しアドレスを、それぞれ選択
して出力し、画像メモリ２０に対して読み出しアドレス
ＲＡＸおよびＲＡＹとして印加する。

アドレス変換時においては、後述するメモリ読み出しサ
イクルで、上記の積和演算回路３０から出力された読み
出しアドレスによって画像メモリ２０から読み出された
データは、読み出しデータ線５１を介してデータバッフ
ァレジスタ５０に印加され、次のクロックのタイミング
で該データバッファレジスタ５０に書き込まれる。該デ
ータバッファレジスタ５０に設定されたデータは、書き
込みデータ線５２を介して画像メモリ２０に印加される
。

前記積和演算回路３０から出力された、アドレス変換さ
れた読み出しアドレスＲＡＸおよびＲＡＹは、また、領
域外判定回路４０に入力される。

？１域外判定回路４０は、これらのアドレスが、画像メ
モリ２００領域内の、アドレス変換されるべき画像デー
タが存在する所定の領域内にあるか否かを判定して、も
し、該所定の領域外にあると判定されたときには、その
出力をを効にする。この出力は、ライン終了検出回路６
０および書き込み禁止信号出力レジスタ４１に印加され
る。該書き込み禁止信号出力レジスタ４１に印加された
領域外判定回路４０の出力は、前記のデータバッファレ
ジスタ５０にデータが設定されるタイミングで咳書き込
み禁止信号出力レジスタ４１に設定され、書き込み禁止
信号線４２を介して上記データバッファレジスタ５０か
らのデータと同時のタイミングで、画像メモリ２０の書
き込みイネーブル端子に印加される。

ライン終了検出回路６０は、上記領域外判定回路４０の
出力が、各ラインの走査の間に、領域内を示す有効でな
いレベルから領域外を示す有効なレベルに変化したこと
を検出すると、ライン終了信号を出力する。このライン
終了信号は、前記書き込みアドレス発生カウンタ１１′
および１２’に印加されると共に、ライン終了信号線６
１を介して前記書き込みアドレス発生カウンタ１１およ
び１２にも印加される。

書き込みアドレス発生カウンタ１１’および１１は上記
ライン終了信号を受けると、その出力のＸ方向のアドレ
スを、各ラインの先頭のアドレスとするようにリセット
される。また、書き込みアドレス発生カウンタ１２′お
よび１２は上記ライン終了信号を受けると、その出力の
Ｙ方向のアドレスをインクリメントし、次のラインのア
ドレスを指定する。

第４図は、第３図の領域外判定回路４０およびライン終
了検出回路６０の構成例を示すものである。

第４図において、４３はＸ境界レジスタ、４４はＸアド
レスコンパレータ、４５はＹ境界レジスタ、４６はＹア
ドレスコンパレータ、４７．４９および６２はＡＮＤ回
路、４８はインバータ、そして、７０はＪＫフリップ・
フロップ回路である。

Ｘ境界レジスタ４３には、前記の画像メモリ２０の領域
内の、アドレス変換されるべき画像データが存在する所
定の領域のＸ方向の境界のアドレスが設定されており、
Ｙ境界レジスタ４５には、該画像メモリ２０の領域内の
、アドレス変換されるべき画像データが存在する所定の
領域のＹ方向の境界のアドレスが設定されている。

Ｘアドレスコンパレータ４４は、前記積和演算回路３０
が出力するＸ方向の読み出しアドレスＲＡＸを入力して
、上記のＸ境界レジスタ４３に設定された、画像メモリ
２０の領域内の、アドレス変換されるべき画像データが
存在する所定の領域のＸ方向の境界のアドレスと比較し
て、Ｘ方向のアドレスについて上記の領域内に存在する
が否かを判定する。

また、Ｘアドレスコンパレータ４６も同様に、前記積和
演算回路３０が出力するＹ方向の読み出しアドレスＲＡ
Ｙを入力して、上記のＹ境界レジスタ４５に設定された
、画像メモリ２０の領域内の、アドレス変換されるべき
画像データが存在する所定の領域のＹ方向の境界のアド
レスと比較して、Ｙ方向のアドレスについて上記の所定
の領域の境界内に存在するか否かを判定する。

ＡＮＤ回路４７は、上記のＸアドレスコンパレータ４４
の出力、およびＹアドレスコンパレータ４６の出力を入
力して、前記積和演算回路３０の出力が、Ｘ方向、Ｙ方
向共に前記の所定の領域の境界内に存在することを検出
すると、その出力を“１″とする。

ＡＮＤ回路４９は、一方の入力端子に上記ＡＮＤ回路４
７の出力を、そして、他方の入力端子にＪＫフリップ・
フロップ回路７０の回出力を反転したものを印加して、
その出力を該ＪＫフリップ・フロップ回路７０のＪ入力
端子に印加する。

前記ＡＮＤ回路４７の出力は、また、インバータ４８を
介して上記ＪＫフリップ・フロップ回路７０のに入力端
子に印加されると共に、ＡＮＤ回路６２の一方の入力端
子に印加される＊ｔｉＡＮＤ回路６２の他方の入力端子
には、前記ＪＫフリップ・フロップ回路７０の回出力が
反転されて印加される。

上記ＪＫフリップ・フロップ回路７０の回出力が第３図
の領域外判定回路４０の出力に対応し、上記ＡＮＤ回路
６２の出力が第３図のライン終了検出回路６０の出力に
対応する。

以上の構成により、ＡＮＤ回路４７の出力が“１”レベ
ルとなったときには、この出力はＡＮＤ回路４９を介し
てＪＫフリフプ・フロップ回路７０に印加されて、該Ｊ
Ｋフリップ・フロップ回路７０は次のクロックの立ち下
がりのタイミングでセットされる。該ＡＮＤ回路４７の
出力が“０”レベルとなったときには、この出力は前記
インバータ４８を介してＪＫフリップ・フロップ回路７
０に印加されて、該ＪＫフリップ・フロップ回路７０は
次のクロックの立ち下がりのタイミングでリセットされ
る。

こうして、上記ＪＫフリップ・フロップ回路７０の回出
力は、前記積和演算回路３０の出力が前記の所定の領域
外となったときには、次のクロックの立ち下がりのタイ
ミングで有効な（“ｌ”レベルの）書き込み禁止信号と
なり、該積和演算回路３０の出力が前記の所定の領域内
となったときには、次のクロックの立ち下がりのタイミ
ングで有効でなく　（“０”レベルと）なる。

また、前記ＡＮＤ回路６２の出力は、ＪＫフリップ・フ
ロップ回路７０の回出力が“０”レベルの状態で、前記
ＡＮＤ回路４７の出力が“０ルベルとなると、１クロツ
タ周期の間、有効となる。

すなわち、前記積和演算回路３０の出力が前記の所定の
領域内から該領域外へと変化したときに有効なライン終
了信号となる。

第５Ａ図および第５Ｂ図は、上述の第３図の構成のタイ
ミング図である。

時刻ｔ、において、最初のアドレス計算サイクルが開始
されると、第３図の書き込みアドレス発生カウンタ１１
’および１２′より出力されたラスタ・スキャンのため
のシーケンシャルな書き込みアドレスに基づいて、第３
図の積和演算回路３０において、アフィン変換の読み出
しアドレス（第５Ａ図において“０”で示す）が計算さ
れ、時刻ｔ２にて出力される。この読み出しアドレスは
、第３図の読み出しアドレス信号線１３および１４、そ
して、セレクタ２２および２４を介して画像メモリ２０
に印加され、時刻ｔ３に始まるメモリ読み出しサイクル
によって該読み出しアドレスに対応　　　″するデータ
（第５Ａ図において“　（０）″で示す）が該画像メモ
リ２０より時刻ｔ４に出力される。このデータ（０）は
時刻ｔ、にて第３図のデータバッファレジスタ５０にセ
ットされ、該データバッファレジスタ５０の出力は書き
込みデータとして、書き込みデータ線５２上に出力され
、画像メモリ２０に印加される。

また、このとき、上記の積和演算回路３０の出力は（０
）は、第３図の領域外判定回路４０において、前記所定
の領域外のアドレスであると判定され、該領域外判定回
路４０の有効な出力は、上記の書き込みデータがデータ
バッファレジスタ５０にセットされるタイミング、すな
わち、時刻ｔ、にて、書き込み禁止信号出力レジスタ４
１にセントされ、該書き込み禁止信号出力レジスタ４１
の出力は、書き込み禁止信号線４２上に出力され、画像
メモリ２０に印加される。

全く同様にして、次のアドレス計算サイクルにて計算さ
れた読み出しアドレス“１”によって画像メモリ２０か
ら読み出されたデータ（１）は時刻ｔ６にてデータバッ
ファレジスタ５０にセットされ、このとき、同時に、該
読み出しアドレス“１”が前記所定の領域内のものであ
ることを示す、第３図の領域外判定回路４０の出力が第
３図の書き込み禁止信号出力レジスタ４１にセットされ
る。

次のアドレス計算サイクルによって計算された読み出し
アドレス“２”もまた、前記所定の領域内であると判定
されるが、第５Ｂ図に示される時刻ｔ、に始まるアドレ
ス計算サイクルによって計算され、時刻ｔ、において積
和演算回路３０より出力された読み出しアドレス“３”
は領域外判定回路４０において、該所定の領域外である
と判定されている。これにより、時刻ｔ、において第４
図のＡ’　　ＮＤ回路６２より有効なライン終了信号が
出力され、これに応じて、第３図のＸ方向の書き込みア
ドレス発生カウンタ１１’および１１はリセットされ、
Ｘ方向の書き込みアドレス発生カウンタ１２′および１
２の出力は更新される。

また、該読み出しアドレス“３”によって読み出された
データ（３）の書き込みのタイミング、時刻ｔｏｏにて
有効な書き込み禁止信号が画像メモリ２０に印加される
。

以上述べたように、第３図の構成によれば、アドレス変
換後の画像メモリの領域に、予めアドレス変換にされる
べき画像データとして定められたちの以外のデータが書
き込まれることがなくなる。

さらに、アフィン変換のような一次変換の場合には、ラ
スタ・スキャンの各ラインの走査において、上記のアド
レス変換されるべき画像データの書き込みが終了すると
、これを検出して、該ラスタ・スキャンのラインを直ち
に更新する。したがって、不必要なアドレス変換処理の
一部が行なわれなくともよ（なるので、処理時間が短縮
化される。

〔発明の効果〕

本発明によれば、第１に、アドレス変換後の画像に不必
要な画像データが現れないようにすることができ、さら
に、第２に、アドレス変換が一次変換である場合におい
ては、該第１の効果に加えて、処理時間を短縮化するこ
とができる。

【図面の簡単な説明】

第１図は本発明の第１の形態の基本構成図、第２図は本
発明の第２の形態の基本構成図、第３図は本発明の実施
例の構成図、第４図は第３図の領域外判定回路およびライン終了検出
回路の構成例を示す図、第５Ａ図および第５Ｂ図は第３図の構成のタイ説明図で
ある。〔符号の説明〕１・・・アドレス発生部、　　２．２０・・・画像メモ
リ、３・・・アドレス変換部、４・・・領域外アドレス
判定部、５・・・データバッファ部、６・・・ライン終
了検出部、１１、ｌｌ’、１２．１２’・・・書き込み
アドレス発生カウンタ、１３．１４・・・読み出しアド
レス信号線、２０・・・画像メモリ、２１．２３・・・
読み出しアドレス発生カウンタ、２２．２４・・・セレ
クタ、３０・・・積和演算回路、４０・・・領域外判定
回路、４１・・・書き込み禁止信号出力レジスタ、４２
・・・書き込み禁止信号線、４３・・・Ｘ境界レジスタ
、４４・・・Ｘアドレスコンパレータ、４５・・・Ｙ境
界レジスタ、４６・・・Ｙアドレスコンパレータ、４７
．４９゜６２・・・ＡＮＤ回路、４８・・・インバータ
、５ｏ・・・データバッファレジスタ、５１・・・読み
出しデータ線、５２・・・書き込みデータ線、６０・・
・ライン終了検出回路、６１・・・ライン終了信号線、
７ｏ・・・ＪＫフリップ・フロップ回路。本発明の第４の形態の基本構成図第１図本発明の第２の形態の基本構成図

Claims

【特許請求の範囲】１、画像データを記憶する画像メモリ（２）と、該画像
メモリ（２）に対するシーケンシャルな書き込みアドレ
スを発生するアドレス発生部（１）と、前記書き込みアドレスを変換して読み出しアドレスを出
力するアドレス変換部（３）と、前記読み出しアドレスにより前記画像メモリ（２）から
読み出したデータを一旦保持し、再び前記書き込みアド
レスにより該画像メモリ（２）に書き込み得るように印
加するデータバッファ部（５）と、前記読み出しアドレスが前記画像メモリ（２）の所定の
領域外にあるか否かを判定して、該領域外のときは対応
するデータの前記画像メモリ（２）への書き込みを禁止
する領域外アドレス判定部（４）とを有してなることを
特徴とする画像アドレス変換回路。２、画像データを記憶する画像メモリ（２）と、該画像
メモリ（２）に対してラスタ・スキャンのためのシーケ
ンシャルな書き込みアドレスを発生するアドレス発生部
（１）と、前記書き込みアドレスを一次変換して読み出しアドレス
を出力するアドレス変換部（３）と、前記読み出しアド
レスにより前記画像メモリ（２）から読み出したデータ
を一旦保持し、再び前記書き込みアドレスにより該画像
メモリ（２）に書き込み得るように印加するデータバッ
ファ部（５）と、前記読み出しアドレスが前記画像メモリ（２）の所定の
領域外にあるか否かを判定して、該領域外のときは対応
するデータの前記画像メモリ（２）への書き込みを禁止
する領域外アドレス判定部（４）と、前記ラスタ・スキャンの各ラインにおいて前記読み出し
アドレスが前記所定の領域内から該領域外へと変化した
ことを検出するライン終了検出部（６）とを有してなり
、前記アドレス変換部（３）は、前記領域外への変化の検
出に応じて、読み出しアドレスのラインを更新すること
を特徴とする画像アドレス変換回路。