JPS60105980A - レ−ダ情報デジタル処理装置 - Google Patents
レ−ダ情報デジタル処理装置Info
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- JPS60105980A JPS60105980A JP58213516A JP21351683A JPS60105980A JP S60105980 A JPS60105980 A JP S60105980A JP 58213516 A JP58213516 A JP 58213516A JP 21351683 A JP21351683 A JP 21351683A JP S60105980 A JPS60105980 A JP S60105980A
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- JP
- Japan
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- data
- address
- section
- image memory
- display area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
- G01S7/02—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
- G01S7/04—Display arrangements
- G01S7/06—Cathode-ray tube displays or other two dimensional or three-dimensional displays
- G01S7/064—Cathode-ray tube displays or other two dimensional or three-dimensional displays using a display memory for image processing
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- Engineering & Computer Science (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、レーダ情報デジタル処理装置に係シ、特に
レーダ位置と表示エリアとの相対位置が変化した場合、
新表示エリアに旧表示エリアの内容が表示されないよう
にしたものに関する。
レーダ位置と表示エリアとの相対位置が変化した場合、
新表示エリアに旧表示エリアの内容が表示されないよう
にしたものに関する。
周知ノように、レーダ装置から送出されるレーダビデオ
信号を画像表示する場合、該レーダビデオ信号をデジタ
ル化して画像メモリに順次記憶させ、これを再び画像メ
モリから所定周期で読み出して元のレーダビデオ信号に
変換し、例えばカソードレイチューブ（以下ＣＲＴとい
う）モニタ部で画像表示させる如くした、デジタル処理
手段が用いられている。
信号を画像表示する場合、該レーダビデオ信号をデジタ
ル化して画像メモリに順次記憶させ、これを再び画像メ
モリから所定周期で読み出して元のレーダビデオ信号に
変換し、例えばカソードレイチューブ（以下ＣＲＴとい
う）モニタ部で画像表示させる如くした、デジタル処理
手段が用いられている。
第１図はこのような従来のレーダ情報デジタル処理装置
を示すものである。すなわち、図示しないレーダ装置か
ら送出された種々の情報信号（レーダビデオ信号を含む
）ハ、インターフェース部１１を介して書き込みアドレ
ス計算部１２及びアナログデジタル（以下Ａ ／ Ｄと
いう）変換部１３に供給される。そして、上記情報信号
のうちレーダビデオ信号は、Ａ／Ｄ変換部１３で標本化
及び量子化されてデジタル化データに変換された後、入
力バッファ部１４及び演算器１５を介して、表示画面の
画素を記憶する画像メモリ部１６に書き込まれる。
を示すものである。すなわち、図示しないレーダ装置か
ら送出された種々の情報信号（レーダビデオ信号を含む
）ハ、インターフェース部１１を介して書き込みアドレ
ス計算部１２及びアナログデジタル（以下Ａ ／ Ｄと
いう）変換部１３に供給される。そして、上記情報信号
のうちレーダビデオ信号は、Ａ／Ｄ変換部１３で標本化
及び量子化されてデジタル化データに変換された後、入
力バッファ部１４及び演算器１５を介して、表示画面の
画素を記憶する画像メモリ部１６に書き込まれる。
この場合、画像メモリ部１６に対するデジタル化データ
の書き込み動作は、次のようにして行なわれる。すなわ
ち、書き込みアドレス計算部１２は、前記レーダ装置か
ら送出された情報信号と外部から与えられる表示エリア
指定データとに基づいて、画像メモリ部１６の書き込む
べき適切なメモリ番地（アドレス）ｔ−順次算出するも
ので、このアドレスデータはメモリタイミング制御部１
７によって制御されるマルチプレクサ部１８を介して画
像メモリ部１６に供給される。すると、画像メモリ部１
６は、上記アドレスデータによって順次指定されたアド
レスに記憶されたデータＲ１〜ＲＬ 乏演算器１５に順
次出力する。この演算器１５・は、上記データＲ１〜Ｒ
Ｌと入力バッファ部１４から出力されるデジタル化デー
タとを演算し、該演算データＷ１〜Ｗ、を画像メモリ部
１６に出力する。そして、画像メモリ部１６は、上記書
き込みアドレス計算部１２から出力さ゛れるアドレスデ
ータで指定されたアドレスに上記演算データＷ１〜ＷＬ
を順次書き込み、ことに書き込み動作が行なわれるもの
である。
の書き込み動作は、次のようにして行なわれる。すなわ
ち、書き込みアドレス計算部１２は、前記レーダ装置か
ら送出された情報信号と外部から与えられる表示エリア
指定データとに基づいて、画像メモリ部１６の書き込む
べき適切なメモリ番地（アドレス）ｔ−順次算出するも
ので、このアドレスデータはメモリタイミング制御部１
７によって制御されるマルチプレクサ部１８を介して画
像メモリ部１６に供給される。すると、画像メモリ部１
６は、上記アドレスデータによって順次指定されたアド
レスに記憶されたデータＲ１〜ＲＬ 乏演算器１５に順
次出力する。この演算器１５・は、上記データＲ１〜Ｒ
Ｌと入力バッファ部１４から出力されるデジタル化デー
タとを演算し、該演算データＷ１〜Ｗ、を画像メモリ部
１６に出力する。そして、画像メモリ部１６は、上記書
き込みアドレス計算部１２から出力さ゛れるアドレスデ
ータで指定されたアドレスに上記演算データＷ１〜ＷＬ
を順次書き込み、ことに書き込み動作が行なわれるもの
である。
ここで、上記データＲ１〜ＲＬ及び演算データＷ１〜Ｗ
Ｌは、第２図に示すように交互に画像メモリ部１６に対
して出力及び入力されるように、メモリタイミング制御
部１７によって制御されている。
Ｌは、第２図に示すように交互に画像メモリ部１６に対
して出力及び入力されるように、メモリタイミング制御
部１７によって制御されている。
このようにして、演算データＷｂの書き込みが終了する
と、メモリタイミング制御部１７は、出力アドレス発生
部１９から出力されるアドレスデータを画像メモリ部１
６に導くようにマルチプレクサ部１８を切換える。この
出力アドレス発生部１９は、ラスター走査表示に対応し
たアドレスデータを出力するもので、画像メモリ部１６
からはラスター走査表示に合うタイミングでアドレスデ
ータで指定されたアドレスのデータＲＢが出力される。
と、メモリタイミング制御部１７は、出力アドレス発生
部１９から出力されるアドレスデータを画像メモリ部１
６に導くようにマルチプレクサ部１８を切換える。この
出力アドレス発生部１９は、ラスター走査表示に対応し
たアドレスデータを出力するもので、画像メモリ部１６
からはラスター走査表示に合うタイミングでアドレスデ
ータで指定されたアドレスのデータＲＢが出力される。
そして、このデータＲＢは、出力バッファ部２０を介し
てデジタルアナログ（以下Ｄ／Ａという）変換部２１で
元のレーダビデオ信号に変換され、ＣＲＴモニタ部２２
に供給される。
てデジタルアナログ（以下Ｄ／Ａという）変換部２１で
元のレーダビデオ信号に変換され、ＣＲＴモニタ部２２
に供給される。
また、このとき、出力アドレス発生部１９に同期して、
走査信号発生部２３からラスター走査信号が出力され、
ＣＲＴモニタ部２２に供給されて、ここに画像表示が行
なわれるものである。
走査信号発生部２３からラスター走査信号が出力され、
ＣＲＴモニタ部２２に供給されて、ここに画像表示が行
なわれるものである。
そして、上述した一連の動作を、第２１スに示すように
１周期として繰シ返されるものである。
１周期として繰シ返されるものである。
しかしながら、上記のような従来のレーダ情報デジタル
処理装置では、レーダ装置の位置と表示エリアとの相対
位置を変えた場合、変更前に画像メモリ部１６に記憶さ
れたデータの中で、変更後更新されないデータが存在す
る場合があり、新表示エリアに旧表示エリアの内容が残
ってしまつという問題が生じる。すなわち、第３図（、
）において、レーダ装置の位置を（０）、レーダ有効半
径を（ｒ）とし、表示エリアが（４）から（Ｂ） Ｋ変
わった場合、同図（ｂ）に示すように新表示エリア（Ｂ
）に旧表示エリア（Ａ）の内容（図中斜線で示す）が更
新されずに残ってしまうことがある。そして、このよう
な状態が生じると、表示の視認性は著しく悪化し、使用
者に対し誤判断を招かせる要因となるものである。
処理装置では、レーダ装置の位置と表示エリアとの相対
位置を変えた場合、変更前に画像メモリ部１６に記憶さ
れたデータの中で、変更後更新されないデータが存在す
る場合があり、新表示エリアに旧表示エリアの内容が残
ってしまつという問題が生じる。すなわち、第３図（、
）において、レーダ装置の位置を（０）、レーダ有効半
径を（ｒ）とし、表示エリアが（４）から（Ｂ） Ｋ変
わった場合、同図（ｂ）に示すように新表示エリア（Ｂ
）に旧表示エリア（Ａ）の内容（図中斜線で示す）が更
新されずに残ってしまうことがある。そして、このよう
な状態が生じると、表示の視認性は著しく悪化し、使用
者に対し誤判断を招かせる要因となるものである。
この発明は上記事情を考慮してなされたもので、レーダ
位置と表示エリアとの相対位置が変化しても、新表示エ
リアに旧表示エリアの内容が表示されることのないよう
にした極めて良好なレーダ情報デ・フタル処理装置を提
供することを目的とする。
位置と表示エリアとの相対位置が変化しても、新表示エ
リアに旧表示エリアの内容が表示されることのないよう
にした極めて良好なレーダ情報デ・フタル処理装置を提
供することを目的とする。
すなわち、この発明は、レーダ装置がら送出されるレー
ダビデオ信号をデジタル化データに変換して画像メモリ
部に記憶させるとともに、該画像メモリ部からデジタル
化データを読み出し元のレーダビデオ信号に変換して画
像表示させるようにしたレーダ情報デジタル処理装置に
おいて、上記画像メモリ部に記憶されたデジタル化デー
タを所定の時間間隔をおいて読み出す減衰処理制御手段
と、この減衰処理制御手段によって読み出されたデジタ
ル化データを所定の比率で減衰させて上記画像メモリ部
に記憶させる減衰演算手段とを具備してなることを特徴
とするものである。
ダビデオ信号をデジタル化データに変換して画像メモリ
部に記憶させるとともに、該画像メモリ部からデジタル
化データを読み出し元のレーダビデオ信号に変換して画
像表示させるようにしたレーダ情報デジタル処理装置に
おいて、上記画像メモリ部に記憶されたデジタル化デー
タを所定の時間間隔をおいて読み出す減衰処理制御手段
と、この減衰処理制御手段によって読み出されたデジタ
ル化データを所定の比率で減衰させて上記画像メモリ部
に記憶させる減衰演算手段とを具備してなることを特徴
とするものである。
以下、この発明の一実施例について図面を参照して詳細
に説明する。第４図において、第１図と同一部分には同
一記号を符して説明する。
に説明する。第４図において、第１図と同一部分には同
一記号を符して説明する。
まず、前述したように、インターフェース部１１に供給
された前記レーダ装置から送出される情報信号のうちの
レーダビデオ信号は、Ａ／Ｄ変換部１３でデジタル化デ
ータに変換された後、入力バッファ部１４及び演算器１
５を介して画像メモリ部１６に書き込まれる。この書き
込み動作は、書き込みアドレス計算部１２が上記情報信
号と表示エリア指定データとに基づいて、画像メモリ部
１６の書き込むべきアドレスを順次算出し、このアドレ
スデータがメモリタイミング制御部２４によって制御さ
れるマルチプレクサ部２５を介して画像メモリ部１６に
供給されることによシ行なわれる。
された前記レーダ装置から送出される情報信号のうちの
レーダビデオ信号は、Ａ／Ｄ変換部１３でデジタル化デ
ータに変換された後、入力バッファ部１４及び演算器１
５を介して画像メモリ部１６に書き込まれる。この書き
込み動作は、書き込みアドレス計算部１２が上記情報信
号と表示エリア指定データとに基づいて、画像メモリ部
１６の書き込むべきアドレスを順次算出し、このアドレ
スデータがメモリタイミング制御部２４によって制御さ
れるマルチプレクサ部２５を介して画像メモリ部１６に
供給されることによシ行なわれる。
すなわち、先にも述べたように、画像メモリ部１６は、
上記アドレスデータで順次指定されたアドレスのデータ
Ｒ１〜ＲＬを演算器１５に出力し、演算器１５は、上記
データＲ１〜ＲＬと入力バッファ部１４から出力される
デジタル化データとを演算して、該演算データＷ１〜Ｗ
Ｌ ’に画像メモリ部１６に出力する。そして、この画
像メモリ部１６は、書き込みアドレス計算部１２から出
力されるアドレスデータで指定されたアドレスに演算デ
ータＷ１〜ＷＬを順次書き込み、ここに書き込み動作が
行なわれるものである。
上記アドレスデータで順次指定されたアドレスのデータ
Ｒ１〜ＲＬを演算器１５に出力し、演算器１５は、上記
データＲ１〜ＲＬと入力バッファ部１４から出力される
デジタル化データとを演算して、該演算データＷ１〜Ｗ
Ｌ ’に画像メモリ部１６に出力する。そして、この画
像メモリ部１６は、書き込みアドレス計算部１２から出
力されるアドレスデータで指定されたアドレスに演算デ
ータＷ１〜ＷＬを順次書き込み、ここに書き込み動作が
行なわれるものである。
乙のとき、上記データＲ１〜ＲＬ及び演算データＷ１〜
ＷＬは、第５図に示すように、交互に画（ｆｚメモリ部
１６に対して出力及び入力されるように、メモリタイミ
ング制御部２４によって制御されている。
ＷＬは、第５図に示すように、交互に画（ｆｚメモリ部
１６に対して出力及び入力されるように、メモリタイミ
ング制御部２４によって制御されている。
そして、上記演算データＷＬの書き込みが終了すると、
メモリタイミング制御部２４は、出力アドレス発生部１
９から出力されるアドレスデータを画像メモリ部１６に
導くようにマルチプレクサ部２５を切換え、画帥メモリ
部１６からはラスター走査表示に合うタイミングで指定
されたアドレスのデータＲＢが出力される。このデータ
ＲＢは、出力バッファ部２０及びＤ／Ａ変換部２１を介
してＣＲＴモニタ部２２に供給され、一方ＣＲＴモニタ
部２２には走査信号発生部２３から出力されるラスター
走査信号が供給されて、ここに画像表示が行なわれるよ
うになるものである。
メモリタイミング制御部２４は、出力アドレス発生部１
９から出力されるアドレスデータを画像メモリ部１６に
導くようにマルチプレクサ部２５を切換え、画帥メモリ
部１６からはラスター走査表示に合うタイミングで指定
されたアドレスのデータＲＢが出力される。このデータ
ＲＢは、出力バッファ部２０及びＤ／Ａ変換部２１を介
してＣＲＴモニタ部２２に供給され、一方ＣＲＴモニタ
部２２には走査信号発生部２３から出力されるラスター
走査信号が供給されて、ここに画像表示が行なわれるよ
うになるものである。
次に、上記のようにして、画像メモリ部１６からデータ
ＲＢが読み出され画像表示が行なわれると、メモリタイ
ミング制御部２４は、再び書き込みアドレス計算部１２
から出力されるアドレスデータを、画像メモリ部１６に
導くように、マルチプレクサ部２５を切換える。このた
め、第５図に示すように、画像メモリ部１６からはデー
タＲＬ＋１〜Ｒ２Ｌが演算器１５に出力され、演算器１
５からは演算データＷＬ＋１〜Ｗ２Ｌが画像メモリ部１
６に出力され、書き込み動作が行なわれる。
ＲＢが読み出され画像表示が行なわれると、メモリタイ
ミング制御部２４は、再び書き込みアドレス計算部１２
から出力されるアドレスデータを、画像メモリ部１６に
導くように、マルチプレクサ部２５を切換える。このた
め、第５図に示すように、画像メモリ部１６からはデー
タＲＬ＋１〜Ｒ２Ｌが演算器１５に出力され、演算器１
５からは演算データＷＬ＋１〜Ｗ２Ｌが画像メモリ部１
６に出力され、書き込み動作が行なわれる。
そして、上記演算データＷ２Ｌの書き込みが終了すると
、メモリタイミング制御部２４ば、減衰処理制御部２６
から出力されるアドレスデータを画像メモリ部１６に導
くように、マルチプレクサ部２５を切換える。すると、
画像メモリ部１６は、上記減衰処理制御部２６からの出
力アドレスデータに対応したアドレスのデータＲＰを減
衰演算部２７に出力する。この減衰演算部２７は、減衰
処理制御部２６の制御を受けて上記データＲｐｋ指数関
数的に減衰させるように動作するものである・。
、メモリタイミング制御部２４ば、減衰処理制御部２６
から出力されるアドレスデータを画像メモリ部１６に導
くように、マルチプレクサ部２５を切換える。すると、
画像メモリ部１６は、上記減衰処理制御部２６からの出
力アドレスデータに対応したアドレスのデータＲＰを減
衰演算部２７に出力する。この減衰演算部２７は、減衰
処理制御部２６の制御を受けて上記データＲｐｋ指数関
数的に減衰させるように動作するものである・。
次に、上記のようにして、画像メモリ部１６からデータ
ＲＰが減衰演算部２７に出力されると、メモリタイミン
グ制御部２４は再び書き込みアドレス計算部１２から出
力されるアドレスデータを、画像メモリ部１６に導くよ
うに、マルチプレクサ部２５を切換える。このため、第
５図に示すように、画像メモリ部１６からはデータＲ２
Ｌ＋１〜Ｒ３Ｌが演算器１５に出力され、演算器１５か
らは演算データＷ２Ｌ＋、〜Ｗ３Ｌが画像メモリ部１６
に出力され、書き込み動作が行なわれる。
ＲＰが減衰演算部２７に出力されると、メモリタイミン
グ制御部２４は再び書き込みアドレス計算部１２から出
力されるアドレスデータを、画像メモリ部１６に導くよ
うに、マルチプレクサ部２５を切換える。このため、第
５図に示すように、画像メモリ部１６からはデータＲ２
Ｌ＋１〜Ｒ３Ｌが演算器１５に出力され、演算器１５か
らは演算データＷ２Ｌ＋、〜Ｗ３Ｌが画像メモリ部１６
に出力され、書き込み動作が行なわれる。
そして、上記演算データＷ３Ｌの書き込みが終了すると
、メモリタイミング制御部２４は、減衰処理制御部２６
から出力されるアドレスデータを画像メモリ部１６に導
くように、マルチプレクサ部２５を切換える。すると、
画像メモリ部１６は、減衰演算部２７から出力される演
算データＷｐを、減衰処理制御部゛２６から出力される
アドレスデータに対応したアドレスに書き込まれるよう
に動作される。この場合、減衰処理制御部２６は、先に
データＲＰが書き込まれていたアドレスと同じアドレス
を画像メモリ部１６に指定するものである。そして、前
記レーダ装置の位置と表示エリアとの相対位置が変わっ
た場合、画像メモリ部１６に書き込まれた減衰処理の対
象となる画像データは、減衰処理制御部２６で指定され
るアドレス（メモリ番地）が順次増加することによって
変わシ、第５図の１周期の動作がＮ回縁シ返されて全画
像データが更新され、全画像データの更新動作がさらに
間隔Ｉ′ｒ）をおいて繰シ返される。
、メモリタイミング制御部２４は、減衰処理制御部２６
から出力されるアドレスデータを画像メモリ部１６に導
くように、マルチプレクサ部２５を切換える。すると、
画像メモリ部１６は、減衰演算部２７から出力される演
算データＷｐを、減衰処理制御部゛２６から出力される
アドレスデータに対応したアドレスに書き込まれるよう
に動作される。この場合、減衰処理制御部２６は、先に
データＲＰが書き込まれていたアドレスと同じアドレス
を画像メモリ部１６に指定するものである。そして、前
記レーダ装置の位置と表示エリアとの相対位置が変わっ
た場合、画像メモリ部１６に書き込まれた減衰処理の対
象となる画像データは、減衰処理制御部２６で指定され
るアドレス（メモリ番地）が順次増加することによって
変わシ、第５図の１周期の動作がＮ回縁シ返されて全画
像データが更新され、全画像データの更新動作がさらに
間隔Ｉ′ｒ）をおいて繰シ返される。
ここで、第６図は上記減衰演算部２７の減衰特性を示す
ものである。すなわち、前記データＲＰが最初例えば「
７」という値であるとすると、上記間隔伏）が経過する
と「４」に下がシ、次にこの「４」という値のデータＲ
Ｐが減衰演算部２７を通ることによシ間隔２Ｔ経過後は
「２」となシ、さらに間隔３Ｔ、４Ｔと経過することに
よ、９ｒｌＪ、ｒＯＪと指数関数的に減衰されるもので
ある。
ものである。すなわち、前記データＲＰが最初例えば「
７」という値であるとすると、上記間隔伏）が経過する
と「４」に下がシ、次にこの「４」という値のデータＲ
Ｐが減衰演算部２７を通ることによシ間隔２Ｔ経過後は
「２」となシ、さらに間隔３Ｔ、４Ｔと経過することに
よ、９ｒｌＪ、ｒＯＪと指数関数的に減衰されるもので
ある。
したがって、上記実施例のような構成によれば、レーダ
装置の位置と表示エリアとの相対位置が変化した場合、
旧表示エリアのデータを減衰させるようにしたので、新
表示エリアに旧表示エリアの内容が残ることを防止する
ことができ、ひいては使用者に対する視認性を向上させ
ることができるものである。
装置の位置と表示エリアとの相対位置が変化した場合、
旧表示エリアのデータを減衰させるようにしたので、新
表示エリアに旧表示エリアの内容が残ることを防止する
ことができ、ひいては使用者に対する視認性を向上させ
ることができるものである。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。
したがって、以上詳述したようにこの発明によれば、レ
ーダ位置と表示エリアとの相対位置が変化しても、新表
示エリアに旧表示エリアの内容が表示されることのない
極めて良好なレーダ情報デジタル処理装置を提供するこ
とができる。
ーダ位置と表示エリアとの相対位置が変化しても、新表
示エリアに旧表示エリアの内容が表示されることのない
極めて良好なレーダ情報デジタル処理装置を提供するこ
とができる。
第１図及び第２図はそれぞれ従来のレーダ情報デジタル
処理装置を示すブロック構成図及びその動作説明図、第
３図は同従来のレーダ情報デジタル処理装置の問題点の
説明図、＠４図及び第５図はそれぞれこの発明に係るレ
ーダ情報デジタル処理装置の一実施例を示すブロック構
成図及びその動作説明図、第６図は同実施例の減衰演算
部を説明するだめの特性図である。 １ノ・・・インタニフェース部、１２・・・書き込みア
ドレス計算部、１３・・・Ａ ／ Ｄ変換部、１４・・
・入カパッファ部、１５・・・演算器、１６・・・画像
メモリ部、１７・・・メモリタイミング制御部、１８・
・・マルチプレクサ部、１９・・・出力アドレス発生部
、２０・・・出力バッファ部、２１・・・Ｄ ／ Ａ変
換部、２２・・・ＣＲＴモニタ部、２３・・・走査信号
発生部、２４・・・メモリタイミング制御部、２５・・
・マルチプレクサ部、２６・・・減衰処理制御部、２７
・・・減衰演算部。
処理装置を示すブロック構成図及びその動作説明図、第
３図は同従来のレーダ情報デジタル処理装置の問題点の
説明図、＠４図及び第５図はそれぞれこの発明に係るレ
ーダ情報デジタル処理装置の一実施例を示すブロック構
成図及びその動作説明図、第６図は同実施例の減衰演算
部を説明するだめの特性図である。 １ノ・・・インタニフェース部、１２・・・書き込みア
ドレス計算部、１３・・・Ａ ／ Ｄ変換部、１４・・
・入カパッファ部、１５・・・演算器、１６・・・画像
メモリ部、１７・・・メモリタイミング制御部、１８・
・・マルチプレクサ部、１９・・・出力アドレス発生部
、２０・・・出力バッファ部、２１・・・Ｄ ／ Ａ変
換部、２２・・・ＣＲＴモニタ部、２３・・・走査信号
発生部、２４・・・メモリタイミング制御部、２５・・
・マルチプレクサ部、２６・・・減衰処理制御部、２７
・・・減衰演算部。
Claims (1)
- レーダ装置から送出されるレーダビデオ信号をデジタル
化データに変換して画像メモリ部に記憶させるとともに
、前記画像メモリ部から前記デジタル化データを読み出
し元のレーダビデオ信号圧変換して画像表示させるよう
にしたレーダ情報デジタル処理装置において、前記画像
メモリ部に記憶されたデジタル化データを所定の時間間
隔をおいて読み出す減衰処理制御手段と、この減衰処理
制御手段によって読み出された前記デジタル化データを
所定の比率で減衰させて前記画像メモリ部に記憶させる
減衰演算手段とを具備してなることを特徴とするレーダ
情報デジタル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213516A JPS60105980A (ja) | 1983-11-14 | 1983-11-14 | レ−ダ情報デジタル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213516A JPS60105980A (ja) | 1983-11-14 | 1983-11-14 | レ−ダ情報デジタル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105980A true JPS60105980A (ja) | 1985-06-11 |
Family
ID=16640480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213516A Pending JPS60105980A (ja) | 1983-11-14 | 1983-11-14 | レ−ダ情報デジタル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105980A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04194691A (ja) * | 1990-11-27 | 1992-07-14 | Fujitsu Ltd | レーダ表示方法 |
-
1983
- 1983-11-14 JP JP58213516A patent/JPS60105980A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04194691A (ja) * | 1990-11-27 | 1992-07-14 | Fujitsu Ltd | レーダ表示方法 |
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