JP2910769B2

JP2910769B2 - 画像アドレス変換回路

Info

Publication number: JP2910769B2
Application number: JP63084194A
Authority: JP
Inventors: 毅久保; 和明坂口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-04-07
Filing date: 1988-04-07
Publication date: 1999-06-23
Anticipated expiration: 2014-06-23
Also published as: JPH01256867A

Description

【発明の詳細な説明】〔概要〕画像メモリに記憶される画像データのアドレスを変換
する画像アドレス変換回路に関し、アドレス変換後の画像に不必要な画像データが現れな
いようにすることを目的とし、画像データを記憶するする画素メモリと、該画像メモ
リに対するシーケンシャルな書き込みアドレスを発生す
るアドレス発生部と、前記書き込みアドレスを変換して
読み出しアドレスを出力するアドレス変換部と、前記読
み出しアドレスにより前記画像メモリから読み出したデ
ータを一旦保持し、再び前記書き込みアドレスにより該
画像メモリに書き込み得るように印加するデータバッフ
ァ部と、前記読み出しアドレスが前記画像メモリの所定
の領域外にあるか否かを判定する領域外判定部とを有し
てなるように構成する。

〔産業上の利用分野〕

本発明は、画像メモリに記憶される画像データのアド
レスを変換する画像アドレス変換回路に関する。

画像処理においては、例えば、回転、並行移動、拡
大、縮小等のように、元の画像データのアドレスを変換
する処理が行なわれる。このような処理は、通常、ま
ず、書き込みアドレスをラスタ・スキャンによりシーケ
ンシャルに発生し、次に、該書き込みアドレスに書き込
むべき元の画像データのアドレスをアドレス変換により
求め、さらに、画像メモリの該求めたアドレスに記憶さ
れていた画像データを読み出して、前記書き込みアドレ
スに書き込むという手順により行なわれる。

ところが、このとき、上記のアドレス変換により求め
たアドレスが、元の画像メモリにおいてアドレス変換さ
れるべきデータが存在する所定の領域に含まれないもの
となることがある。さらに、画像メモリに該当するアド
レスが存在しないこともある。前者のような場合には、
アドレス変換するべきでない画像データについて変換を
行なうことになり、また、後者の場合には、画像メモリ
から読み出したデータが不定となる等により、何れの場
合においても、変換された画像が不必要な画像データを
含むことから、種々の不都合を生ずる。そのため、アド
レス変換された画像に、不必要な画像データを含まない
ようにする技術が要望されていた。

〔従来の技術、および発明が解決しようとする課題〕

第6A図は、本発明の画像アドレス変換回路が行なうア
ドレス変換の１例として、アフィン変換の場合の例を示
すものである。

第6A図において、100はアドレス変換前の画像メモリ
領域全体を示すもの、200はアドレス変換後の画像メモ
リ領域全体を示すものである。アドレス変換後の画像メ
モリ領域200においては、方形の部分領域201内に、アド
レス変換前の画像メモリ領域100内の部分領域101′に示
される矢印の像を45°回転させて表示させるようにす
る。

第6B図は、第6A図における、アフィン変換に係わる部
分を拡大して示すものである。第6B図において、アドレ
ス変換前の画像メモリ領域100内の部分領域101′に重ね
て一点鎖線で示される部分領域201′は、前記アドレス
変換後の画像メモリ領域200内のアフィン変換された画
像を表示すべき部分領域201とアフィン変換によって対
応する部分領域である。また、第6B図において、アドレ
ス変換後の画像メモリ領域200内の部分領域201に重ねて
破線で示される部分領域101は、前記アドレス変換前の
画像メモリ領域100内のアフィン変換に用いられるべき
画像データが存在する部分領域101′とアフィン変換に
よって対応する部分領域である。

第6A図および第6B図に示される例における従来のアフ
ィン変換の手順は以下の通りである。

すなわち、まず、前記部分領域201において、端点の
アドレス（x₀，y₀）から順に、ラスタ・スキャンの書き
込みアドレスをシーケンシャルに発生する。次に、該書
き込みアドレスに書き込むべき元の画像データのアドレ
スをアフィン変換により求める。そして、該求めた元の
画像データのアドレスのデータを読み出して前記の書き
込みアドレスに書き込む。

第6B図の例においては、変換前の画像メモリの領域に
おいて、変換後の上記部分領域201の端点のアドレス（x
₀，y₀）に対応するのは、前記部分領域201′の端点
（x₀′，y₀′）である。また、同様に、変換前の画像メ
モリの領域において、変換後の上記部分領域201内の領
域Ａに対応するのは、該部分領域201′内の領域Ａ′で
あり、変換前の画像メモリの領域において、変換後の上
記部分領域201内の領域Ｂに対応するのは、該部分領域2
01′内の領域Ｂ′である。さらに、第6B図の部分領域20
1内の領域ＣおよびＤも、それぞれ部分領域201′内の領
域Ｃ′およびＤ′に対応する。

第6B図から明らかなように、上記の領域Ａ′,B′,C′
およびＤ′は、何れも、前記アドレス変換前の画像メモ
リ領域100内においてアフィン変換に用いられるべき画
像データが存在する部分領域101′内には含まれない。
さらに、領域Ａ′およびＢ′においては、第6A図から明
らかなように、画像メモリの領域100に対応する部分が
存在しない。すなわち、画像メモリには、前記の領域Ａ
およびＢのアドレスに（アドレス変換によって）対応す
るアドレスは存在しない。したがって、上記のＣ′およ
びＤ′の領域は、変換後の画像メモリの領域200に書き
込む必要のない画像データからなるものであり、さら
に、上記の画像メモリの領域100に存在しないアドレス
の領域Ａ′およびＢ′のアドレスによって画像メモリに
対して読み出し動作を行なっても、画像メモリからは、
不定のデータが読み出されるか、あるいは、オール“0"
のような所定の値が出力される（このような存在しない
アドレスによって読み出し動作を行なったときのメモリ
の出力については、メモリのデータ出力回路の仕様によ
って異なる）。

しかしながら、従来のアドレス変換の手順において
は、アドレス変換後の画像メモリ領域200内の、アフィ
ン変換された画像を表示すべき部分領域201の全ての画
像データについてシーケンシャルにアドレスを発生して
変換された画像データに書き換える。したがって、従来
の画像アドレス変換によれば、例えば、第6B図の例に示
されるような、アドレス変換後の画像メモリの領域のA,
B,CおよびＤで示される部分には、不定の、あるいは、
少なくとも不必要な画像データが書き込まれることにな
る。

上述のような、不定の、あるいは、少なくとも不必要
な画像データの書き込みによって、さらに詳細には、次
のような問題を生ずる。すなわち、第１に、アドレス変
換後の画像に不定の、あるいは、少なくとも不必要な画
像データが現れることにより変換後の画像が損なわれ
る。このことは、特に、変換後の画像が別の背景画像に
埋め込まれる場合において著しい。第２に、不必要なデ
ータのアドレスに対してもアドレス変換を行なうため
に、処理に無駄な時間を要し、処理を不必要に遅らせる
原因となる。

本発明は上記の問題点に鑑み、なされたもので、第１
に、アドレス変換後の画像に不必要な画像データが現れ
ないようにする画像アドレス変換回路を提供することを
目的とし、さらに、第２に、アドレス変換が一次変換で
ある場合においては、第１の目的に加えて、処理時間を
短縮化する画像アドレス変換回路を提供することを目的
とするものである。

〔課題を解決するための手段〕

第１図は本発明の第１の形態の基本構成図である。本
図において、１はアドレス発生部、２は画像メモリ、３
はアドレス変換部、４は領域外アドレス判定部、そし
て、５はデータバッファ部である。

画像メモリ２は、画像データを記憶する。

アドレス発生部１は、該画像メモリ２に対するシーケ
ンシャルな書き込みアドレスを発生する。

アドレス変換部３は、前記書き込みアドレスを変換し
て読み出しアドレスを出力する。

領域外アドレス判定部４は、前記読み出しアドレスが
前記画像メモリ２の所定の領域外にあるか否かを判定し
て、該領域外のときは対応するデータの前記画像メモリ
２への書き込みを禁止する。

そして、データバッファ部５は、前記読み出しアドレ
スにより前記画像メモリ２から読み出したデータを一旦
保持し、再び前記書き込みアドレスにより該画像メモリ
２に書き込み得るように印加するものである。

第２図は本発明の第２の形態の基本構成図である。本
発明の第２の形態は、アドレス変換が一次変換である場
合に適用されるものである。本図において、１はアドレ
ス発生部、２は画像メモリ、３はアドレス変換部、４は
領域外アドレス判定部、５はデータバッファ部、そし
て、６はライン終了検出部である。

画像メモリ２は、画像データを記憶する。

アドレス発生部１は、該画像メモリ２に対してラスタ
・スキャンのためのシーケンシャルな書き込みアドレス
を発生する。

データバッファ部５は、前記読み出しアドレスにより
前記画像メモリ２から読み出したデータを一旦保持し、
再び前記書き込みアドレスにより該画像メモリ２に書き
込み得るように印加するものである。

そして、ライン終了検出部６は、上記ラスタ・スキャ
ンの各ラインにおいて前記読み出しアドレスが前記所定
の領域内から該領域外へと変化したことを検出する。

さらに、本発明の第２の形態によれば、前記アドレス
変換部３は、上記領域外への変化の検出に応じて、読み
出しアドレスのラインを更新する。

〔作用〕

本発明の第１の形態においては、アドレス発生部１に
おいてシーケンシャルに発生された書き込みアドレス
は、アドレス変換部３にてアドレス変換されて読み出し
アドレスが求められる。該読み出しアドレスによって画
像メモリ２よりデータが読み出されるのと並行して、領
域外アドレス判定部４において、該読み出しアドレスが
前記画像メモリ２の所定の領域外にあるか否かを判定す
る。

上記の読み出されたデータは、データバッファ部５に
一旦保持された後、再び前記書き込みアドレスにより該
画像メモリ２に書き込み得るように印加される。もし、
前記領域外アドレス判定部４において、該読み出しアド
レスが前記画像メモリ２の所定の領域外にあると判定さ
れているならば、上記のデータの印加のタイミングで、
該画像メモリ２に対して書き込み禁止信号が印加され、
該所定の領域外にあると判定されたアドレスに対応する
データは、変換後の画像メモリ２には書き込まれない。

こうして、本発明の第１の形態によれば、アドレス変
換後の画像に不必要な画像データが書き込まれること
は、なくなる。

本発明の第２の形態においては、上記の第１の形態の
構成に加えて、ライン終了検出部６を備え、該ライン終
了検出部６においては、アドレス発生部１がラスタ・ス
キャンの各ラインのアドレスについて前述の手順を行な
う過程において、シーケンシャルに変換されるアドレス
が前記領域内にあったものが該領域外に出たときに、こ
れを検出する。

前述のように、本発明の第２の形態においては、アド
レス変換が一次変換である場合に限定されるため、ラス
タ・スキャンの各ラインのアドレスから変換された読み
出しアドレスが、領域内にあったものが一旦、領域外に
出たとすると、再び、同一ラインの走査の間に変換され
た読み出しアドレスが領域内に戻ることはない。

したがって、本発明の第２の形態におけるアドレス発
生部１は、ライン終了検出部６における前記の検出に応
じて、該ラインの走査を終了し、次のラインの走査を開
始する。これにより、不必要なデータを記憶する領域に
対応する読み出しアドレスの一部については、該読み出
しアドレスに対するアドレス変換の手順を行なわなくと
もよくなり、処理時間が短縮化される。

〔実施例〕

第３図は、本発明の実施例の構成図である。

第３図において、11,11′,12,12′は、それぞれ、書
き込みアドレス発生カウンタ、13および14は、それぞ
れ、読み出しアドレス信号線、20は画像メモリ、21およ
び23は読み出しアドレス発生カウンタ、22および24は、
それぞれ、セレクタ、30は積和演算回路、40は領域外判
定回路、41は書き込み禁止信号出力レジスタ、42は書き
込み禁止信号線、50はデータバッファレジスタ、51は読
み出しデータ線、52は書き込みデータ線、60はライン終
了検出回路、そして、61はライン終了信号線である。

書き込みアドレス発生カウンタ11,11′，は、それぞ
れ、互いに同一の構成を有し、同一の動作をするもの
で、画像メモリ20内の所定の領域をラスタ・スキャンす
るための、Ｘ方向のシーケンシャルな書き込みアドレス
WAXを発生するものである。書き込みアドレス発生カウ
ンタ11,11′は、それぞれ、ラスタ・スキャンの各ライ
ン毎に、予め設定された最小値から最大値までの間のＸ
方向のアドレスの値をシーケンシャルに出力して前記所
定の領域をＸ方向に走査し、その出力は、後述するアド
レス変換のサイクル毎に更新される。書き込みアドレス
発生カウンタ12および12′も、互いに同一の構成を有
し、同一の動作をするもので、Ｙ方向のシーケンシャル
な書き込みアドレスWAYを発生する。書き込みアドレス
発生カウンタ12,12′は、それぞれ、予め設定された最
小値から最大値までの間のラスタ・スキャンのライン・
ナンバ、すなわち、Ｙ方向のアドレスの値をシーケンシ
ャルに出力するもので、前記所定の領域をＹ方向に走査
し、その出力は、前記書き込みアドレス発生カウンタ1
1,11′が各ラインの走査を終了する毎に更新される。な
お、書き込みアドレス発生カウンタ11′および12′は、
アドレス変換の演算を行なうためのアドレスを発生する
ものであって、その出力のタイミングは、後述するよう
に、アドレス計算サイクルに一致し、また、書き込みア
ドレス発生カウンタ11および12は、実際に画像メモリ20
に対して書き込みアドレスを印加するものであって、そ
の出力のタイミングは、画像メモリ20に対して書き込み
データを印加するタイミングに一致する。

上記の書き込みアドレス発生カウンタ11′および12′
の出力は、積和演算回路30に入力され、ここにおいて、
アドレス変換されたアドレス、すなわち、それぞれＸ方
向およびＹ方向の読み出しアドレスRAXおよびRAYが計算
される。第３図の構成における積和演算回路30は、第6A
図および第6B図に示したようなアフィン変換の演算を行
なうものである。

積和演算回路30から出力された、上記のＸ方向および
Ｙ方向の読み出しアドレスRAXおよびRAYは、それぞれ、
複数ビットからなる読み出しアドレス信号線13および14
を介してセレクタ22および24の一方の入力端子群に印加
される。

読み出しアドレス発生カウンタ21および23は、それぞ
れ、通常時のラスタ・スキャンによる画像メモリ20から
の読み出しアドレスを発生するもので、読み出しアドレ
ス発生カウンタ21は、Ｘ方向のシーケンシャルな読み出
しアドレスを発生し、読み出しアドレス発生カウンタ23
は、Ｙ方向のシーケンシャルな読み出しアドレス、すな
わち、ラスタ・スキャンのライン・ナンバを出力するも
のである。

前記セレクタ22および24、それぞれの他方の端子群に
は、それぞれ、上記読み出しアドレス発生カウンタ21お
よび23の出力が印加される。セレクタ22および24は、ア
ドレス変換時には、前記積和演算回路30からの出力を選
択し、通常時には、上記読み出しアドレス発生カウンタ
21および23からのラスタ・スキャンの読み出しアドレス
を、それぞれ選択して出力し、画像メモリ20に対して読
み出しアドレスRAXおよびRAYとして印加する。

アドレス変換時においては、後述するメモリ読み出し
サイクルで、上記の積和演算回路30から出力された読み
出しアドレスによって画像メモリ20から読み出されたデ
ータは、読み出しデータ線51を介してデータバッファレ
ジスタ50に印加され、次のクロックのタイミングで該デ
ータバッファレジスタ50に書き込まれる。該データバッ
ファレジスタ50に設定されたデータは、書き込みデータ
線52を介して画像メモリ20に印加される。

前記積和演算回路30から出力された、アドレス変換さ
れた読み出しアドレスRAXおよびRAYは、また、領域外判
定回路40に入力される。領域外判定回路40は、これらの
アドレスが、画像メモリ20の領域内の、アドレス変換さ
れるべき画像データが存在する所定の領域内にあるか否
かを判定して、もし、該所定の領域外にあると判定され
たときには、その出力を有効にする。この出力は、ライ
ン終了検出回路60および書き込み禁止信号出力レジスタ
41に印加される。該書き込み禁止信号出力レジスタ41に
印加された領域外判定回路40の出力は、前記のデータバ
ッファレジスタ50にデータに設定されるタイミングで該
書き込み禁止信号出力レジスタ41に設定され、書き込み
禁止信号線42を介して上記データバッファレジスタ50か
らのデータと同時のタイミングで、画像メモリ20の書き
込みイネーブル端子に印加される。

ライン終了検出回路60は、上記領域外判定回路40の出
力が、各ラインの走査の間に、領域内を示す有効でない
レベルから領域外を示す有効なレベルに変化したことを
検出すると、ライン終了信号を出力する。このライン終
了信号は、前記書き込みアドレス発生カウンタ11′およ
び12′に印加されると共に、ライン終了信号線61を介し
て前記書き込みアドレス発生カウンタ11および12にも印
加される。

書き込みアドレス発生カウンタ11′および11は上記ラ
イン終了信号を受けると、その出力のＸ方向のアドレス
を、各ラインの先頭のアドレスとするようにリセットさ
れる。また、書き込みアドレス発生カウンタ12′および
12は上記ライン終了信号を受けると、その出力のＹ方向
のアドレスをインクリメントし、次のラインのアドレス
を指定する。

第４図は、第３図の領域外判定回路40およびライン終
了検出回路60の構成例を示すものである。

第４図において、43はＸ境界レジスタ、44はＸアドレ
スコンパレータ、45はＹ境界レジスタ、46はＹアドレス
コンパレータ、47,49および62はAND回路、48はインバー
タ、そして、70はJKフリップ・フロップ回路である。

Ｘ境界レジスタ43には、前記の画像メモリ20の領域内
の、アドレス変換されるべき画像データが存在する所定
の領域のＸ方向の境界のアドレスが設定されており、Ｙ
境界レジスタ45には、該画像メモリ20の領域内の、アド
レス変換されるべき画像データが存在する所定の領域の
Ｙ方向の境界のアドレスが設定されている。

Ｘアドレスコンパレータ44は、前記積和演算回路30が
出力するＸ方向の読み出しアドレスRAXを入力して、上
記のＸ境界レジスタ43に設定された、画像メモリ20の領
域内の、アドレス変換されるべき画像データが存在する
所定の領域のＸ方向の境界のアドレスと比較して、Ｘ方
向のアドレスについて上記の領域内に存在するか否かを
判定する。

また、Ｙアドレスコンパレータ46も同様に、前記積和
演算回路30が出力するＹ方向の読み出しアドレスRAYを
入力して、上記のＹ境界レジスタ45に設定された、画像
メモリ20の領域内の、アドレス変換されるべき画像デー
タが存在する所定の領域のＹ方向の境界のアドレスと比
較して、Ｙ方向のアドレスについて上記の所定の領域の
境界内に存在するか否かを判定する。

AND回路47は、上記のＸアドレスコンパレータ44の出
力、およびＹアドレスコンパレータ46の出力を入力し
て、前記積和演算回路30の出力が、Ｘ方向、Ｙ方向共に
前記の判定の領域の境界内に存在することを検出する
と、その出力を“1"とする。

AND回路49は、一方の入力端子に上記AND回路47の出力
を、そして、他方の入力端子にJKフリップ・フロップ回
路70の出力を反転したものを印加して、その出力を該
JKフリップ・フロップ回路70のＪ入力端子に印加する。

前記AND回路47の出力は、また、インバータ48を介し
て上記JKフリップ・フロップ回路70のＫ入力端子に印加
されると共に、AND回路62の一方の入力端子に印加され
る。該AND回路62の他方の入力端子には、前記JKフリッ
プ・フロップ回路70の出力が反転されて印加される。

上記JKフリップ・フロップ回路70の出力が第３図の
領域外判定回路40の出力に対応し、上記AND回路62の出
力が第３図のライン終了検出回路60の出力に対応する。

以上の構成により、AND回路47の出力が“1"レベルと
なったときには、この出力はAND回路49を介してJKフリ
ップ・フロップ回路70に印加されて、該JKフリップ・フ
ロップ回路70は次のクロックの立ち下がりのタイミング
でセットされる。該AND回路47の出力が“0"レベルとな
ったときには、この出力は前記インバータ48を介してJK
フリップ・フロップ回路70に印加されて、該JKフリップ
・フロップ回路70は次のクロックの立ち下がりのタイミ
ングでリセットされる。

こうして、上記JKフリップ・フロップ回路70の出力
は、前記積和演算回路30の出力が前記の所定の領域外と
なったときには、次のクロックの立ち下がりのタイミン
グで有効な（“1"レベルの）書き込み禁止信号となり、
該積和演算回路30の出力が前記の所定の領域内となった
ときには、次のクロックの立ち下がりのタイミングで有
効でなく（“0"レベルと）なる。

また、前記AND回路62の出力は、JKフリップ・フロッ
プ回路70の出力が“0"レベルの状態で、前記AND回路4
7の出力が“0"レベルとなると、１クロック周期の間、
有効となる。すなわち、前記積和演算回路30の出力が前
記の所定の領域内から該領域外へと変化したときに有効
なライン終了信号となる。

第5A図および第5B図は、上述の第３図の構成のタイミ
ング図である。

時刻t₁において、最初のアドレス計算サイクルが開始
されると、第３図の書き込みアドレス発生カウンタ11′
および12′より出力されたラスタ・スキャンのためのシ
ーケンシャルな書き込みアドレスに基づいて、第３図の
積和演算回路30において、アフィン変換の読み出しアド
レス（第5A図において“0"で示す）が計算され、時刻t₂
にて出力される。この読み出しアドレスは、第３図の読
み出しアドレス信号線13および14、そして、セレクタ22
および24を介して画像メモリ20に印加され、時刻t₃に始
まるメモリ読み出しサイクルによって該読み出しアドレ
スに対応するデータ（第5A図において“（０）”で示
す）が該画像メモリ20より時刻t₄に出力される。このデ
ータ（０）は時刻t₅にて第３図のデータバッファレジス
タ50にセットされ、該データバッファレジスタ50の出力
は書き込みデータとして、書き込みデータ線52上に出力
され、画像メモリ20に印加される。

また、このとき、上記の積和演算回路30の出力は
（０）は、第３図の領域外判定回路40において、前記所
定の領域外のアドレスであると判定され、該領域外判定
回路40の有効な出力は、上記の書き込みデータがデータ
バッファレジスタ50にセットされるタイミング、すなわ
ち、時刻t₅にて、書き込み禁止信号出力レジスタ41にセ
ットされ、該書き込み禁止信号出力レジスタ41の出力
は、書き込み禁止信号線42上に出力され、画像メモリ20
に印加される。

全く同様にして、次のアドレス計算サイクルにて計算
された読み出しアドレス“1"によって画像メモリ20から
読み出されたデータ（１）は時刻t₆にてデータバッファ
レジスタ50にセットされ、このとき、同時に、該読み出
しアドレス“1"が前記所定の領域内のものであることを
示す、第３図の領域外判定回路40の出力が第３図の書き
込み禁止信号出力レジスタ41にセットされる。

次のアドレス計算サイクルによって計算された読み出
しアドレス“2"もまた、前記所定の領域内であると判定
されるが、第5B図に示される時刻t₇に始まるアドレス計
算サイクルによって計算され、時刻t₈において積和演算
回路30より出力された読み出しアドレス“3"は領域外判
定回路40において、該所定の領域外であると判定されて
いる。これにより、時刻t₉において第４図のAND回路62
より有効なライン終了信号が出力され、これに応じて、
第３図のＸ方向の書き込みアドレス発生カウンタ11′お
よび11はリセットされ、Ｙ方向の書き込みアドレス発生
カウンタ12′および12の出力は更新される。

また、該読み出しアドレス“3"によって読み出された
データ（３）の書き込みのタイミング、時刻t₁₀にて有
効な書き込み禁止信号が画像メモリ20に印加される。

以上述べたように、第３図の構成によれば、アドレス
変換後の画像メモリの領域に、予めアドレス変換にされ
るべき画像データとして定められたもの以外のデータが
書き込まれることがなくなる。さらに、アフィン変換の
ような一次変換の場合には、ラスタ・スキャンの各ライ
ンの走査において、上記のアドレス変換されるべき画像
データの書き込みが終了すると、これを検出して、該ラ
スタ・スキャンのラインを直ちに更新する。したがっ
て、不必要なアドレス変換処理の一部が行なわれなくと
もよくなるので、処理時間が短縮化される。

〔発明の効果〕

本発明によれば、第１に、アドレス変換後の画像に不
必要な画像データが現れないようにすることができ、さ
らに、第２に、アドレス変換が一次変換である場合にお
いては、該第１の効果に加えて、処理時間を短縮化する
ことができる。

【図面の簡単な説明】

第１図は本発明の第１の形態の基本構成図、第２図は本発明の第２の形態の基本構成図、第３図は本発明の実施例の構成図、第４図は第３図の領域外判定回路およびライン終了検出
回路の構成例を示す図、第5A図および第5B図は第３図の構成のタイミング図、そ
して第6A図および第6B図はアフィン変換の場合のアドレス変
換の説明図である。〔符号の説明〕１…アドレス発生部、2,20…画像メモリ、３…アドレス
変換部、４…領域外アドレス判定部、５…データバッフ
ァ部、６…ライン終了検出部、11,11′,12,12′…書き
込みアドレス発生カウンタ、13,14…読み出しアドレス
信号線、20…画像メモリ、21,23…読み出しアドレス発
生カウンタ、22,24…セレクタ、30…積和演算回路、40
…領域外判定回路、41…書き込み禁止信号出力レジス
タ、42…書き込み禁止信号線、43…Ｘ境界レジスタ、44
…Ｘアドレスコンパレータ、45…Ｙ境界レジスタ、46…
Ｙアドレスコンパレータ、47,49,62…AND回路、48…イ
ンバータ、50…データバッファレジスタ、51…読み出し
データ線、52…書き込みデータ線、60…ライン終了検出
回路、61…ライン終了信号線、70…JKフリップ・フロッ
プ回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 1/387 - 1/393 H04N 1/21

Claims

(57)【特許請求の範囲】

【請求項１】画像データを記憶する画像メモリ（２）
と、該画像メモリ（２）に対するシーケンシャルな書き込み
アドレスを発生するアドレス発生部（１）と、前記書き込みアドレスを変換して読み出しアドレスを出
力するアドレス変換部（３）と、前記読み出しアドレスにより前記画像メモリ（２）から
読み出したデータを一旦保持し、再び前記書き込みアド
レスにより該画像メモリ（２）に書き込み得るように印
加するデータバッファ部（５）と、前記読み出しアドレスが前記画像メモリ（２）の所定の
領域外にあるか否かを判定して、該領域外のときは対応
するデータの前記画像メモリ（２）への書き込みを禁止
する領域外アドレス判定部（４）とを有してなることを
特徴とする画像アドレス変換回路。
【請求項２】前記領域外アドレス判定部（４）の出力信
号を前記画像メモリ（２）への書き込みのタイミングに
同期させる同期回路（70,41）を有する請求項１に記載
の画像アドレス変換回路。
【請求項３】画像データを記憶する画像メモリ（２）
と、該画像メモリ（２）に対してラスタ・スキャンのための
シーケンシャルな書き込みアドレスを発生するアドレス
発生部（１）と、前記書き込みアドレスを一次変換して読み出しアドレス
を出力するアドレス変換部（３）と、前記読み出しアドレスにより前記画像メモリ（２）から
読み出したデータを一旦保持し、再び前記書き込みアド
レスにより該画像メモリ（２）に書き込み得るように印
加するデータバッファ部（５）と、前記読み出しアドレスか前記画像メモリ（２）の所定の
領域外にあるか否かを判定して、該領域外のときは対応
するデータの前記画像メモリ（２）への書き込みを禁止
する領域外アドレス判定部（４）と、前記ラスタ・スキャンの各ラインにおいて前記読み出し
アドレスが前記所定の領域内から該領域外へと変化した
ことを検出するライン終了検出部（６）とを有してな
り、前記アドレス変換部（３）は、前記領域外への変化の検
出に応じて、読み出しアドレスのラインを更新すること
を特徴とする画像アドレス変換回路。