JP2903214B2 - 領域指定装置 - Google Patents
領域指定装置Info
- Publication number
- JP2903214B2 JP2903214B2 JP62184671A JP18467187A JP2903214B2 JP 2903214 B2 JP2903214 B2 JP 2903214B2 JP 62184671 A JP62184671 A JP 62184671A JP 18467187 A JP18467187 A JP 18467187A JP 2903214 B2 JP2903214 B2 JP 2903214B2
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- JP
- Japan
- Prior art keywords
- area
- data
- main scanning
- output
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- Storing Facsimile Image Data (AREA)
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Description
【発明の詳細な説明】
〔技術分野〕
本発明はデジタル複写機等における画像領域指定装置
に関する。 〔従来技術〕 デイジタル複写機の領域指定方法の従来技術として、
まず以下のものが知られている。 指定領域を方形として対角する２点の座標を主走査ア
ドレス、副走査アドレスとして第１のメモリに蓄え、１
ライン毎に副走査アドレスが指定された領域内かどうか
を判断し、領域内であるものに対してのみ主走査アドレ
スを読み出し、第２のメモリに蓄えるという方法であ
る。 しかしこの方法だと１ライン毎に副走査アドレスが領
域内かどうかの判断をしなければいけないので、第１の
メモリから読み出されるデータがビデオクロツクに同期
して高速に送り出すことが出来ないという欠点があつ
た。 この欠点をカバーするために、第２のメモリを２つ用
意して、１つが書き込みモードのとき別の１つを読み出
しモードとし、１ライン毎にモードを交互に切り換える
という処理をさせる技術も公知となつているが、この方
法だと読み出し、書き込みのアドレスライン、データラ
インを１ライン毎に切り換えるためのハードウエアが必
要となり複雑になつてしまう。また第１メモリの主走査
アドレスを１コピーのライン数の分だけ送り出し、第２
のメモリに書き込まなければならないが、方形領域の一
つの場合、第２のメモリに書き込まれる主走査アドレス
は２種類しかないことを考えると余分な書き込みをして
いる、という欠点は否めなかつた。 〔目的〕 本発明は、このような背景に基づいてなされたもので
あり、複数の異なる処理の領域指定を行なう領域指定装
置の構成を簡単にすることを目的とする。 〔構成〕 そのため、本発明は、複数の領域指定を行なう領域指
定装置において、指定された領域の主走査方向における
切り換え点座標である主走査切換点データと複数領域指
定の分離データからなるデータを複数記憶する記憶手段
と、画素クロツクをカウントするカウント手段と、この
カウント手段のカウント値と前記記憶手段から読み出さ
れる主走査切換点データとを比較する比較手段と、この
比較手段によって前記カウント値と前記主走査切換点デ
ータとの一致を検出したとき、前記記憶手段から次の主
走査切換点データと分離データとを読み出す読み出し手
段とを備えていることを特徴とする。 第１図の（ａ）に示すオリジナルには写真、文字が混
在しており、写真は中間調処理、文字は２値化処理を行
い、下部の文字をイレースしたコピー（ｂ）を得たい場
合、第２図のブロツク回路を用いて第１図（ｃ）のＩの
内側を中間調処理、外側を２値化処理、IIの外側をイレ
ースするようにすればよい。即ち、本発明はこの様な複
数の領域指定を行う領域指定装置に関するものである。 以下、本発明の一実施例を図面に基づき説明する。 第３図は１実施例に係るブロツク図である。 図において、外部から画素クロツクIPCLK、ライン同
期信号LSYNCが入力される。またCPU101においてINT入力
によりLSYNCをカウントするカウンタを内蔵している
（これはハードのカウンタも使用可）。SRAM111に領域
指定による切換点データ及び複数領域指定の分離データ
をメモリする。これはバツフア110を通して操作部10KEY
又はデジタイザ等により指定された領域アドレス及び複
数の領域指定の何れかをCPU101で演算処理しポートAREA
・DATAからSRAM111に書き込まれる。本実施例は主走
査、副走査共26＝64回（領域指定32ケ所）指定が可能で
あり、各々A0〜５、A6〜11のアドレスを用いてSRAM111
より領域アドレスが読出される。 領域出力信号AREA（１），（２）はそれぞれ主走査方
向に指定領域内は“1"、外は“0"を出力する。SRAM111
に対する主走査方向切換え用アドレスA0〜５はカウンタ
114によつて制御され、書込み時はCPU101のWR信号で読
出時はコンパレータ115の出力によりカウントアツプす
る。また副走査方向切換え用アドレスA6〜11はCPU101の
ポートAREA・SUBAから出力され、書込み時はラツチ113
を通して行われ、読出し時はラツチ112を通してLSYNC同
期で行つている。これは副走査アドレス切換時の領域指
定ミスを無くすためのものである。 読出し時SRAM111のデータとカウンタ116の出力をコン
パレータ115で比較する。カウンタ116は主走査方向のｘ
座標を発生させるものでコンパレータ115でSRAM111から
出力される主走査切換点座標と比較し、一致すると 出力が“0"となり、フリツプフロツプ117A,Bが反転する
事により、AREA（１），（２）信号を反転出力する。 具体的に第４図に示す領域指定がされた場合の例を記
す。 この場合CPU101からSRAM111には第５図に示すデータ
が書き込まれる。書込時のタイミングを第６図を用いて
説明する。 書込モード時CSからCPU101から“0"出力されるため、
SRAM111は▲▼が“1"となり、バツフア110のが
“0"となり、CPU101のAREA・DATAがバフツア110を通し
てSRAM111のデータ入出力Ｄに送られる。 アドレスラインはラツチ113、カウンタ114により与え
られ、ラツチ113はCPU101WR信号のインバート信号がク
ロツク端子に与えられ、AREA・SUBA信号をこの立ち上が
りでラツチする。カウンタ114もWRのインバータ出力が
クロツク端子に与えられ、この立ち上がりでカウントア
ツプする。カウンタ114のクリア端子はANDゲートを通し
てCPU101のCL出力が与えられており、このANDゲートの
他入力はCS“0"の間“1"が出力されるので、書込みモー
ド時はCL信号がそのまま与えられる。またSRAMの▲
▼端子も同様に書込みモード時はCPU101のWR符号がORゲ
ートを通して与えられる。 以上の構成により、CPU101はCSを“0"とし、AREA・SU
BAのデータをCL信号を“0"にすると同時に出力し、AREA
・DATAのデータをWR信号を“0"とすると同時に出力し、
連続してデータを書き込む場合はAREA・DATAとWRを順次
出力する事により、次のライン（AREA・SUBA）に変更す
る時は、AREA・SUBAとCLを変更する事により、第６図の
タイミングに従つてWRの立ち上がりでAREA・DATAが書き
込まれ、第５図の内容が全てSRAM111に入る。 次に続出し、すなわち領域信号の発生について説明す
る。 コピースタート時、前記データがSRAM111に書き込ま
れた後CPU101はCS,WR,CL信号を“1"とする。従つてSRAM
111の▲▼端子は“0"となり、A0〜11のアドレス内
容がデータ入出力Ｄに出力される。 SRAMのアドレスラインはA0〜５はカウンタ114、A6〜1
1はラツチ112によつて与えられ、ラツチ112はAREA・SUB
AがLSYNC立ち上がりでラツチされる。これはライン同期
信号によつてAREA・SUBAの内容がチツチされるので、１
ライン中に領域アドレスが変わらない様にするためのも
のである。 カウンタ114はコンパレータ115のイコール信号 をクロツクとしクリア端子はLSYNCにORゲート、ANDゲー
トを通して接続され、ORゲート、ANDゲートの他入力はC
L,CSが“1"であるので、それぞれ“1"、“0"となり、LS
YNCの出力がそのまま▲▼端子に出力される。 第７図（ａ），（ｂ）にCPU101の読出しモード時のAR
EA・SUBA出力のフローチヤート、第８図にCPU101内部の
副走査方向切換え用ラムエリアのデータを示す。 CPU101のインタラプト入力、INTはLSYNCに接続されて
おり、LSYNCが発生する毎にインタラプトがかかりカウ
ンタをインクリメントしていく。カウンタの値とデータ
ラムの値を比較し、一致したらデータラムを１つ進め、
AREA・SUBA出力も１つインクリメントするものである。 第９図に基づき読出し時のタイミングを説明する。 画素クロツクIPCLKによりカウンタ116はカウントアツ
プし主走査方向アドレスを出力する。このアドレスはコ
ンパレータ115に与えられる（Ｑ）。コンパレータ115の
Ｐ入力はSRAM111のＤが接続されており、SRAM111にメモ
リされている。切換点データと主走査アドレスが一致し
たとき、コンパータの 出力が０となり、カウンタ114がカウントアツプされ、S
RAM111のA0〜A5が１インクリメントされ、次の切換点デ
ータがSRAM111から出力される。またこのカウンタ114は
LSYNCによりクリアされ、A0〜５は全て０となるが、A6
〜11はAREA・SUBAが変わらなければ保持される。また前
記一致信号はD12,D13とORゲートされフリツプフロツプ1
17A,BにEX−ORGATEを通して接続されている。 ここでD12が“0"、D13が“1"の場合を考えると、それ
ぞれORAGEは“0"“1"出力となり、“0"となつたフリツ
プフロツプ117Aは出力が反転する。これはAREA（１）が
“1"の場合フリツプフロツプ117AのＱは０であり、EX−
ORGATE出力は“0"となり、IPCLKの立ち上がりでＱ出力
が“1"となるからである。これに対し117Bは反転されな
い。 この様にしてSRAMにアドレスデータと領域分離データ
を同時にメモリし、この出力により、簡単な構成により
複数の領域指定範囲が出力可能となる。 ここでは２つの領域指定の場合を説明したが、この考
えは２つにこだわらず、幾つでも領域指定が増やせるこ
とは勿論である。 以上、本実施例によれば、メモリへの書き込み、読み
出しをシーケンス制御、クロツクにおるハードウエア制
御に完全に分離が出来るため、 （１）書き込み、読み出し用のメモリを一つにまとめる
ことが出来る。 （２）１ライン毎に書き込み用、読み出し用アドレスを
入れ換えたりする回路が不要となり、メモリ周りのハー
ド構成が簡単になる。 またメモリアドレスを主走査方向切換え用、副走査方
向切換え用と２つ設けたことにより （３）書き込み時、副走査方向切換え情報を加えること
が出来るので、メモリへの書き込みは１回のみで読み出
しも領域が切り換わる点でのみ変化するので、メモリ周
辺の検証が楽に行える。 等の効果を奏する。 〔効果〕 本発明によれば、複数の異なる処理の領域指定を行な
う領域指定装置の構成を簡単にすることができる。
に関する。 〔従来技術〕 デイジタル複写機の領域指定方法の従来技術として、
まず以下のものが知られている。 指定領域を方形として対角する２点の座標を主走査ア
ドレス、副走査アドレスとして第１のメモリに蓄え、１
ライン毎に副走査アドレスが指定された領域内かどうか
を判断し、領域内であるものに対してのみ主走査アドレ
スを読み出し、第２のメモリに蓄えるという方法であ
る。 しかしこの方法だと１ライン毎に副走査アドレスが領
域内かどうかの判断をしなければいけないので、第１の
メモリから読み出されるデータがビデオクロツクに同期
して高速に送り出すことが出来ないという欠点があつ
た。 この欠点をカバーするために、第２のメモリを２つ用
意して、１つが書き込みモードのとき別の１つを読み出
しモードとし、１ライン毎にモードを交互に切り換える
という処理をさせる技術も公知となつているが、この方
法だと読み出し、書き込みのアドレスライン、データラ
インを１ライン毎に切り換えるためのハードウエアが必
要となり複雑になつてしまう。また第１メモリの主走査
アドレスを１コピーのライン数の分だけ送り出し、第２
のメモリに書き込まなければならないが、方形領域の一
つの場合、第２のメモリに書き込まれる主走査アドレス
は２種類しかないことを考えると余分な書き込みをして
いる、という欠点は否めなかつた。 〔目的〕 本発明は、このような背景に基づいてなされたもので
あり、複数の異なる処理の領域指定を行なう領域指定装
置の構成を簡単にすることを目的とする。 〔構成〕 そのため、本発明は、複数の領域指定を行なう領域指
定装置において、指定された領域の主走査方向における
切り換え点座標である主走査切換点データと複数領域指
定の分離データからなるデータを複数記憶する記憶手段
と、画素クロツクをカウントするカウント手段と、この
カウント手段のカウント値と前記記憶手段から読み出さ
れる主走査切換点データとを比較する比較手段と、この
比較手段によって前記カウント値と前記主走査切換点デ
ータとの一致を検出したとき、前記記憶手段から次の主
走査切換点データと分離データとを読み出す読み出し手
段とを備えていることを特徴とする。 第１図の（ａ）に示すオリジナルには写真、文字が混
在しており、写真は中間調処理、文字は２値化処理を行
い、下部の文字をイレースしたコピー（ｂ）を得たい場
合、第２図のブロツク回路を用いて第１図（ｃ）のＩの
内側を中間調処理、外側を２値化処理、IIの外側をイレ
ースするようにすればよい。即ち、本発明はこの様な複
数の領域指定を行う領域指定装置に関するものである。 以下、本発明の一実施例を図面に基づき説明する。 第３図は１実施例に係るブロツク図である。 図において、外部から画素クロツクIPCLK、ライン同
期信号LSYNCが入力される。またCPU101においてINT入力
によりLSYNCをカウントするカウンタを内蔵している
（これはハードのカウンタも使用可）。SRAM111に領域
指定による切換点データ及び複数領域指定の分離データ
をメモリする。これはバツフア110を通して操作部10KEY
又はデジタイザ等により指定された領域アドレス及び複
数の領域指定の何れかをCPU101で演算処理しポートAREA
・DATAからSRAM111に書き込まれる。本実施例は主走
査、副走査共26＝64回（領域指定32ケ所）指定が可能で
あり、各々A0〜５、A6〜11のアドレスを用いてSRAM111
より領域アドレスが読出される。 領域出力信号AREA（１），（２）はそれぞれ主走査方
向に指定領域内は“1"、外は“0"を出力する。SRAM111
に対する主走査方向切換え用アドレスA0〜５はカウンタ
114によつて制御され、書込み時はCPU101のWR信号で読
出時はコンパレータ115の出力によりカウントアツプす
る。また副走査方向切換え用アドレスA6〜11はCPU101の
ポートAREA・SUBAから出力され、書込み時はラツチ113
を通して行われ、読出し時はラツチ112を通してLSYNC同
期で行つている。これは副走査アドレス切換時の領域指
定ミスを無くすためのものである。 読出し時SRAM111のデータとカウンタ116の出力をコン
パレータ115で比較する。カウンタ116は主走査方向のｘ
座標を発生させるものでコンパレータ115でSRAM111から
出力される主走査切換点座標と比較し、一致すると 出力が“0"となり、フリツプフロツプ117A,Bが反転する
事により、AREA（１），（２）信号を反転出力する。 具体的に第４図に示す領域指定がされた場合の例を記
す。 この場合CPU101からSRAM111には第５図に示すデータ
が書き込まれる。書込時のタイミングを第６図を用いて
説明する。 書込モード時CSからCPU101から“0"出力されるため、
SRAM111は▲▼が“1"となり、バツフア110のが
“0"となり、CPU101のAREA・DATAがバフツア110を通し
てSRAM111のデータ入出力Ｄに送られる。 アドレスラインはラツチ113、カウンタ114により与え
られ、ラツチ113はCPU101WR信号のインバート信号がク
ロツク端子に与えられ、AREA・SUBA信号をこの立ち上が
りでラツチする。カウンタ114もWRのインバータ出力が
クロツク端子に与えられ、この立ち上がりでカウントア
ツプする。カウンタ114のクリア端子はANDゲートを通し
てCPU101のCL出力が与えられており、このANDゲートの
他入力はCS“0"の間“1"が出力されるので、書込みモー
ド時はCL信号がそのまま与えられる。またSRAMの▲
▼端子も同様に書込みモード時はCPU101のWR符号がORゲ
ートを通して与えられる。 以上の構成により、CPU101はCSを“0"とし、AREA・SU
BAのデータをCL信号を“0"にすると同時に出力し、AREA
・DATAのデータをWR信号を“0"とすると同時に出力し、
連続してデータを書き込む場合はAREA・DATAとWRを順次
出力する事により、次のライン（AREA・SUBA）に変更す
る時は、AREA・SUBAとCLを変更する事により、第６図の
タイミングに従つてWRの立ち上がりでAREA・DATAが書き
込まれ、第５図の内容が全てSRAM111に入る。 次に続出し、すなわち領域信号の発生について説明す
る。 コピースタート時、前記データがSRAM111に書き込ま
れた後CPU101はCS,WR,CL信号を“1"とする。従つてSRAM
111の▲▼端子は“0"となり、A0〜11のアドレス内
容がデータ入出力Ｄに出力される。 SRAMのアドレスラインはA0〜５はカウンタ114、A6〜1
1はラツチ112によつて与えられ、ラツチ112はAREA・SUB
AがLSYNC立ち上がりでラツチされる。これはライン同期
信号によつてAREA・SUBAの内容がチツチされるので、１
ライン中に領域アドレスが変わらない様にするためのも
のである。 カウンタ114はコンパレータ115のイコール信号 をクロツクとしクリア端子はLSYNCにORゲート、ANDゲー
トを通して接続され、ORゲート、ANDゲートの他入力はC
L,CSが“1"であるので、それぞれ“1"、“0"となり、LS
YNCの出力がそのまま▲▼端子に出力される。 第７図（ａ），（ｂ）にCPU101の読出しモード時のAR
EA・SUBA出力のフローチヤート、第８図にCPU101内部の
副走査方向切換え用ラムエリアのデータを示す。 CPU101のインタラプト入力、INTはLSYNCに接続されて
おり、LSYNCが発生する毎にインタラプトがかかりカウ
ンタをインクリメントしていく。カウンタの値とデータ
ラムの値を比較し、一致したらデータラムを１つ進め、
AREA・SUBA出力も１つインクリメントするものである。 第９図に基づき読出し時のタイミングを説明する。 画素クロツクIPCLKによりカウンタ116はカウントアツ
プし主走査方向アドレスを出力する。このアドレスはコ
ンパレータ115に与えられる（Ｑ）。コンパレータ115の
Ｐ入力はSRAM111のＤが接続されており、SRAM111にメモ
リされている。切換点データと主走査アドレスが一致し
たとき、コンパータの 出力が０となり、カウンタ114がカウントアツプされ、S
RAM111のA0〜A5が１インクリメントされ、次の切換点デ
ータがSRAM111から出力される。またこのカウンタ114は
LSYNCによりクリアされ、A0〜５は全て０となるが、A6
〜11はAREA・SUBAが変わらなければ保持される。また前
記一致信号はD12,D13とORゲートされフリツプフロツプ1
17A,BにEX−ORGATEを通して接続されている。 ここでD12が“0"、D13が“1"の場合を考えると、それ
ぞれORAGEは“0"“1"出力となり、“0"となつたフリツ
プフロツプ117Aは出力が反転する。これはAREA（１）が
“1"の場合フリツプフロツプ117AのＱは０であり、EX−
ORGATE出力は“0"となり、IPCLKの立ち上がりでＱ出力
が“1"となるからである。これに対し117Bは反転されな
い。 この様にしてSRAMにアドレスデータと領域分離データ
を同時にメモリし、この出力により、簡単な構成により
複数の領域指定範囲が出力可能となる。 ここでは２つの領域指定の場合を説明したが、この考
えは２つにこだわらず、幾つでも領域指定が増やせるこ
とは勿論である。 以上、本実施例によれば、メモリへの書き込み、読み
出しをシーケンス制御、クロツクにおるハードウエア制
御に完全に分離が出来るため、 （１）書き込み、読み出し用のメモリを一つにまとめる
ことが出来る。 （２）１ライン毎に書き込み用、読み出し用アドレスを
入れ換えたりする回路が不要となり、メモリ周りのハー
ド構成が簡単になる。 またメモリアドレスを主走査方向切換え用、副走査方
向切換え用と２つ設けたことにより （３）書き込み時、副走査方向切換え情報を加えること
が出来るので、メモリへの書き込みは１回のみで読み出
しも領域が切り換わる点でのみ変化するので、メモリ周
辺の検証が楽に行える。 等の効果を奏する。 〔効果〕 本発明によれば、複数の異なる処理の領域指定を行な
う領域指定装置の構成を簡単にすることができる。
【図面の簡単な説明】
第１図（ａ），（ｂ），（ｃ）はオリジナル、領域指定
コピー、領域指定エリアをそれぞれ示す図、第２図はそ
のための概念ブロツク図、第３図は本発明を具体的に実
施するための回路図、第４図は本発明による原稿画像の
領域指定方法により指定された特定領域を示す図、第５
図は実施例におけるメモリ書き込み終了時のメモリエリ
アマツプを示す図、第６図はメモリ書き込みモードにお
けるタイミングチヤート図、第７図（ａ），（ｂ）はメ
モリ読み出しモードにおける動作フローチヤート図、第
８図は実施例におけるAREA・SUBA信号用のメモリエリア
マツプを示す図、第９図はメモリ読み出しモードにおけ
るタイミングチヤート図である。 101……CPU、110……エリアデータバツフア、111……エ
リアデータ書き込み、読み出しメモリ、112……メモリ
上位アドレス読み出し用バツフア、113……メモリ上位
アドレス書き込み用バツフア、114……メモリ下位アド
レスカウンタ、115……主走査方向ｘ座標比較器、116…
…主走査方向ｘ座標発生カウンタ、117……AREA信号発
生用、状態反転フリツプフロツプ。
コピー、領域指定エリアをそれぞれ示す図、第２図はそ
のための概念ブロツク図、第３図は本発明を具体的に実
施するための回路図、第４図は本発明による原稿画像の
領域指定方法により指定された特定領域を示す図、第５
図は実施例におけるメモリ書き込み終了時のメモリエリ
アマツプを示す図、第６図はメモリ書き込みモードにお
けるタイミングチヤート図、第７図（ａ），（ｂ）はメ
モリ読み出しモードにおける動作フローチヤート図、第
８図は実施例におけるAREA・SUBA信号用のメモリエリア
マツプを示す図、第９図はメモリ読み出しモードにおけ
るタイミングチヤート図である。 101……CPU、110……エリアデータバツフア、111……エ
リアデータ書き込み、読み出しメモリ、112……メモリ
上位アドレス読み出し用バツフア、113……メモリ上位
アドレス書き込み用バツフア、114……メモリ下位アド
レスカウンタ、115……主走査方向ｘ座標比較器、116…
…主走査方向ｘ座標発生カウンタ、117……AREA信号発
生用、状態反転フリツプフロツプ。
Claims (1)
- (57)【特許請求の範囲】 １．複数の領域指定を行なう領域指定装置において、 指定された領域の主走査方向における切り換え点座標で
ある主走査切換点データと複数領域指定の分離データか
らなるデータを複数記憶する記憶手段と、 画素クロックをカウントするカウント手段と、 このカウント手段のカウント値と前記記憶手段から読み
出される主走査切換点データとを比較する比較手段と、 この比較手段によって前記カウント値と前記主走査切換
点データとの一致を検出したとき、前記記憶手段から次
の主走査切換点データと分離データとを読み出す読み出
し手段と、 を備えていることを特徴とする領域指定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62184671A JP2903214B2 (ja) | 1987-07-25 | 1987-07-25 | 領域指定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62184671A JP2903214B2 (ja) | 1987-07-25 | 1987-07-25 | 領域指定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6430363A JPS6430363A (en) | 1989-02-01 |
| JP2903214B2 true JP2903214B2 (ja) | 1999-06-07 |
Family
ID=16157323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62184671A Expired - Fee Related JP2903214B2 (ja) | 1987-07-25 | 1987-07-25 | 領域指定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903214B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5778289A (en) * | 1980-10-31 | 1982-05-15 | Toshiba Corp | Picture information mask circuit |
| JPS60121878A (ja) * | 1983-12-06 | 1985-06-29 | Dainippon Screen Mfg Co Ltd | 画像走査複製方法 |
-
1987
- 1987-07-25 JP JP62184671A patent/JP2903214B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6430363A (en) | 1989-02-01 |
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