JP3222960B2

JP3222960B2 - 画像処理装置

Info

Publication number: JP3222960B2
Application number: JP33207192A
Authority: JP
Inventors: レオン・シー・ウイリアムス; フランシス・ケイ・ツェ; ロバート・エフ・バックハイト
Original assignee: ゼロックス・コーポレーション
Priority date: 1991-12-18
Filing date: 1992-12-11
Publication date: 2001-10-29
Anticipated expiration: 2016-10-29
Also published as: US5307180A; JPH05266185A; US5390029A; DE69230464T2; DE69230464D1; EP0547818B1; EP0547818A3; EP0547818A2

Description

【発明の詳細な説明】

【０００１】本発明は、一般的にディジタル信号処理装
置に関するものであり、とくに、画像を表現する信号の
配列に適用できるディジタル画像処理動作の制御に関す
るものである。

【０００２】本発明の特徴とする機能は、印刷技術、と
くに、ディジタル画像処理および電子写真印刷に使用で
きる。ディジタル画像処理では、映像の特定部分、つま
りウインドウに対して、さまざまな画像処理動作が行わ
れることが一般的に知られている。また、画像の個々の
ピクセルに対して加えられる画像処理動作は、ピクセル
位置比較方式によって制御あるいは管理できることも知
られている。つまり、各々のピクセルの座標位置を一連
のウインドウ座標境界と比較して、ピクセルがどのウイ
ンドウに位置しているかを判断することができる。ピク
セルが存在するウインドウが特定されると、そのピクセ
ル位置におけるディジタル信号に対して適切な処理動作
を定義することができる。一般的に、画像処理動作に従
来採用されていたウインドウ識別および管理システム
は、矩形の、重なり合っていないウインドウに限定され
ていた。処理効率およびメモリ使用低減などハードウェ
アの最小化のため、より効率的なウインドウ管理システ
ムが望まれる。したがって、本発明は、画像を表現する
一連のディジタル信号に適用される複数の画像処理動作
の管理のための、改良された方法および装置である。

【０００３】従来、ディジタル画像処理およびウインド
ウ管理の制御にはさまざまな方法が工夫されてきてお
り、それらに関しては次のような開示が関連している：

【０００４】ノノヤマらの米国特許第４７６０４６３号
は、原稿上に矩形エリアを指定するためのエリア指定セ
クションおよび、エリア指定セクションによって指定さ
れた矩形エリアの内側と外側に画像走査モードを指定す
るための走査モード指定セクションを含む画像スキャナ
を開示している。

【０００５】ランダル(Randall) の米国特許第４７８０
７０９号は、１つの画面を複数の水平の細長い、場合に
よっては高さが１ピクセルの、画面に分割できる複数ウ
インドウの表示に適しているディスプレイ・プロセッサ
を開示している。

【０００６】マエジマの米国特許第４８８７１６３号
は、原稿画像の中に所望のエリアを指定し、指定された
エリアの内側と外側で所望の画像編集作業を行うことが
できるディジタル化装置を有する画像処理装置を開示し
ている。

【０００７】キャラルコ(Calarco) らの米国特許第４８
９７８０３号は、各々のデータ要素に関連するアドレス
指定、つまりトークンを有し、それによって画像内の要
素の位置を識別する画像データを処理するための方法お
よび装置を開示している。

【０００８】ディキンソン(Dickinson) らの米国特許第
４９５１２３１号は、画像データが一連のラスタ・走査
ペル（ｐｅｌ）定義信号としてデータ処理システムに記
憶される画像表示システムを開示している。

【０００９】本発明の目的は、上記参照で開示されたシ
ステムの限界を、特定のウインドウに対して選択された
画像処理効果の制御および管理を効率的に扱うことによ
り克服することにある。本発明の他の目的は、各々のデ
ータ要素に対して加えられる画像処理動作を識別するた
めに必要な非データ情報の分量を少なくすることによ
り、このような画像処理システムのハードウェアの複雑
さおよび／あるいはメモリ所要条件を低減することであ
る。

【００１０】本発明の特徴とするところは、原稿画像を
表現するディジタル信号の配列を処理して、モディファ
イド・ディジタル信号の配列を発生する装置である。こ
の画像処理装置は、入力信号配列に関して定義された重
なり合わない矩形領域、つまりタイル、に対して動作
し、それによって、タイル内に存在する信号に与えられ
る画像処理効果を識別することができる。識別された、
各々の信号に対して定義された画像処理効果に応答し
て、システム内の画像処理ハードウェアが選択され、信
号処理を可能にする。

【００１１】図１は、本発明を使用したシステムのアー
キテクチャを示すブロック図である。

【００１２】図２は、画像ージ信号の配列の一例で、配
列内で形成された１組のウインドウの使用を示し、図３
は図２の画像配列を分割した状態を示す。

【００１３】図４は、図１の２次元（２Ｄ）ブロックの
詳細ブロック図を示す。

【００１４】図５は、本発明を実現するために使用され
たタイル制御ハードウェアのアーキテクチャを示す。

【００１５】図６は、上記ハードウェアに使用されてい
る制御レジスタのビット割り当てを図示したものであ
る。

【００１６】図７は、上記ハードウェアに使用されてい
るウインドウ効果レジスタのビット割り当てを図示した
ものである。

【００１７】図８および９は、一連のディジタル入力信
号の処理中に本発明によって実行される制御ステップの
フローチャートである。

【００１８】以下の説明においては、ディジタル画像信
号の直交配列内のオリエンテーション、つまり方向性に
言及するときは、低速走査方向および高速走査方向に対
する参照が含まれる。説明を明確にするため、高速走査
データは、単一のラスタの画像情報に沿って連続的に配
置されている独立したピクセル信号を指すものとし、低
速走査データは、複数のラスタまたは走査線を横切る共
通ラスタ位置から得られたデータを指すものとする。た
とえば、低速走査データは、線形光電配列に沿った複数
の要素から、この配列がドキュメントに対して移動した
とき、取り込まれた信号を記述するために使用される。
他方、高速走査データは、１回の露光時間中に線形光電
配列の長手方向に沿って集められた逐次信号を示し、一
般的にデータのラスタとも呼ばれる。より重要なこと
は、これらの呼び方は、本発明を、記憶された画像信号
の配列から得られた処理信号だけに限定することではな
く、本発明を、ビデオ出力をビデオ信号の逐次的流れと
して発生する広範囲のビデオ入力装置に適用させること
を意図している。

【００１９】図１は、画像処理モジュールのアーキテク
チャの一例であるが、画像処理モジュール２０は一般的
にオフセットおよびゲイン補正済みビデオ信号を入力ラ
イン２２において受信する。ビデオ入力データは、ラス
タ入力スキャナ、グラフィック・ワークステーション、
あるいは電子メモリ、および同様の記憶要素を含む多数
のソースから得ることができる。さらに、本実施例にお
けるビデオ入力データは、一般的に入力データ・バスに
沿って平行に送られた８ビットのグレイ・データで構成
される。続いて、モジュール２０がマイクロプロセッサ
（μＰ）２４からの制御信号に従って入力ビデオデータ
を処理し、出力ビデオ信号をライン２６に発生する。図
示されているように、モジュール２０には、図示しない
関連ライン・バッファ、２次元フィルタ３４、およびオ
プションの１次元効果ブロック３６を有するオプション
のセグメンテーション・ブロック３０を含めることがで
きる。さらに、モジュール２０には、走査線バッファ・
メモリ３８が含まれており、これは受信走査線のコンテ
キストを記憶するための複数の独立した走査線バッファ
から成る。

【００２０】セグメンテーション・ブロック３０は、少
なくとも１本の走査線を記憶するその関連走査線バッフ
ァとともに、受信ビデオ・データをパースして、ハーフ
トーン入力域を表現する画像領域を自動的に決定する。
セグメンテーション・ブロック（ビデオ・クラス）から
の出力は、セグメンテーション・ブロックによって識別
されたビデオ信号の種類あるいはクラスに従って、以降
の画像処理効果を実現するために使用される。たとえ
ば、このセグメンテーション・ブロックは、入力ハーフ
トーン画像をデータで表現したものを入れる領域を識別
することができ、そのとき、ローパス・フィルタが使用
されてスクリーン・パターンが除去される。ローパス・
フィルタを使用しない場合は、エッジ・エンハンスメン
ト・フィルタを使って入力ビデオ画像の残りのテキスト
部分を処理して、スレショルドがかけられたとき、細い
ラインと文字の再生を改善することができる。

【００２１】リン(Lin) らの米国特許第４８１１１１５
号（１９８９年３月７日発行）では、近似的な自己相関
関数を使用して、ハーフトーン画像の識別に関し、ハー
フトーン画像領域の周波数を決定している。

【００２２】セグメンテーション・ブロックを画像処理
モジュールに内蔵させる目的の１つは、ビデオ出力に１
つの走査線遅延を挿入することが必要性だからである。
この必要性は、セグメンテーション・ブロックは受信ビ
デオの特性を判断する前に受信ラインを分析しなければ
ならないという事実に基づいている。したがって、補正
された受信ビデオはセグメンテーション・ブロック３０
に直接入力され、同時に遅延が行われて、以降ライン・
バッファ・メモリ３８内の２次元フィルタ３４によって
使用される。

【００２３】２次元（２Ｄ）フィルタ・ブロック３４の
目的は、ウインドウ効果選択およびビデオ分類によって
制御された一連の定義済みの画像処理動作に従って、補
正済み受信ビデオを処理することである。ライン・バッ
ファ・メモリ３８に図示されているように、複数の受信
ビデオ・データを使用して、２次元フィルタおよび後続
の画像処理ハードウェア要素の動作が行われるコンテキ
ストが確立される。適切なフィルタ・コンテキストが確
立される前に入力ビデオをフィルタすることによって引
き起こされる、ビデオ・ストリームに対する有害な影響
を防止するため、入力ビデオは２次元フィルタ・ハード
ウェア内のバイパス・チャネルによって、フィルタ動作
を迂回することができる。

【００２４】２次元フィルタ動作に続き、オプションの
１次元（１Ｄ）効果ブロックが使用されて、フィルタさ
れた、あるいはフィルタされていないビデオ・データ
を、選択された１次元のビデオ効果に従って変化させ
る。１次元ビデオ効果には、たとえば、一連のビデオ信
号に対して１次元的に加えられるスレショルド、スクリ
ーニング、反転、音声再生曲線（ＴＲＣ）調整、ピクセ
ル・マスキング、１次元スケーリング、およびその他の
効果が含まれる。２次元フィルタと同じく、１次元効果
ブロックにもバイパス・チャネルがふくまれ、ビデオに
はそれ以外の効果は加えられず、そのため８ビットのフ
ィルタされたビデオは出力ビデオとして通過することが
できる。

【００２５】ビデオ・ストリームに加えられる「効果」
およびフィルタ処理のさまざまな組み合せは、任意の適
当なマイクロプロセッサまたはマイクロコントローラで
あるμＰ２４によって選択される。ウインドウ・タイル
の確立を通じて、さまざまな処理動作を、画像処理ハー
ドウェアの動作を制御する２Ｄブロック内に内蔵されて
いる制御メモリに直接書き込むことにより制御すること
ができる。より詳しく説明すると、ピクセル単位で選択
できる部分である受信ビデオ・ストリームの独立した領
域は、あらかじめ定義されている画像処理パラメータま
たは効果に従って処理される。特定の効果の起動は、ビ
デオ・ストリームの処理前または処理中にこれらの機能
を選択してプログラミングすることによって行う。ま
た、これらの機能は、すでに画像セグメンテーション・
ブロック３０に関して説明したように、自動的に選択で
きる。一般的に、μＰ２４は所望の画像処理機能を最初
にプログラミングし、そしてビデオのリアルタイム処理
中に機能の選択を更新するために使用される。ここで説
明されているタイリング装置およびビデオ分類によって
発生した画像情報の各々のピクセルに対するデータは、
そのデータに関連する識別子あるいはトークンを有する
ことができるが、それはディジタル画像データの処理を
制御する方法に関して、キャラルコらの米国特許第４８
９７８０３号（１９９０年１月３０日発行）で説明され
ている。

【００２６】図２は、そこに形成され重なり合うウイン
ドウ５２および５４を有する画像信号５０の配列の一例
を示すが、これらのウインドウは、この配列内の画像信
号に加えられる効果である複数の異なる画像処理動作を
指定するために使用される。一般的に、ウインドウ５２
および５４は、配列を４つの区別された領域ＡからＤに
分割するために使用される。領域Ａには、すべてのウイ
ンドウ領域外のすべての画像信号が保持される。領域Ｂ
には、ウインドウ５２および５４に入る画像信号が保持
される。同様に、領域Ｄには、ウインドウ５２の外側に
あるウインドウ５４内のすべての画像信号が保持され、
他方、ウインドウＣには、ウインドウ５２およびウイン
ドウ５４の両方の境界内の画像信号だけが保持され、こ
の境界は一般にウインドウ間の「オーバーラップ」域と
呼ばれる領域である。この領域が、ウインドウ、場合に
よっては重なり合うウインドウ、を使用して、画像配列
のための、つまりビデオ表示のマッピングのための画像
編集機能を実現することは一般的に知られている。しか
し、この領域が、重なり合うウインドウによって定義さ
れる画像内の複数の独立し区別された領域を識別するこ
とはあまり知られていない。説明の都合上、これらの独
立した領域をタイルと呼ぶことにする。

【００２７】図３は、図２に示されている画像配列５０
がさらに複数の独立した、重なり合わないタイルに分割
された状態を示しており、これらのタイルは一般的に図
２で識別されている複数の異なる領域からの移行によっ
て形成される。たとえば、タイル１は配列５０の上端全
体に沿って行き渡っている領域である。タイル２は、画
像配列の左側の縁とウインドウ５２の左側の縁との間に
存在する領域の一部である。同様に、図２の領域Ａは、
タイル１、２、４、５、９、１０、１２および１３によ
って構成されている。また、領域Ｂは、タイル３および
６、領域Ｄは、タイル８および１１、そして領域Ｃは、
タイル７によって構成されている。図３からも明らかな
ように、これらのタイルは高速走査オリエンテーション
に沿って形成される。つまり、高速走査方向に沿って発
生する、領域Ａ、Ｂ、Ｃ、およびＤ間の移行によって、
タイル境界の位置が定義される。タイル・オリエンテー
ションの方向性は、一般的に、画像信号が画像処理モジ
ュール２０に渡されるオリエンテーションの関数であ
る。

【００２８】本発明では、タイル境界の解像度は、高速
走査方向が１ピクセル、低速走査方向が１走査線であ
る。境界の解像度をこのように高くすることにより、複
雑な形を有するウインドウまたは領域の処理が可能にな
るとともに、象徴的にウインドウという言葉で連想され
る純粋に直交する境界だけに限定されなくなる。ウイン
ドウまたは領域で構成されるタイルの各々に対して指定
された画像処理動作は、図１の２Ｄブロック３４内に存
在するウインドウ制御ブロックによって制御される。こ
れらの定型的あるいは複雑なウインドウの形の原型は、
編集パッド、ＣＲＴユーザ・インタフェース、文書位置
センサなどを含むさまざまなソースから得ることができ
る。

【００２９】図４は、２次元画像処理ブロックのより詳
細なハードウェア設計を示すが、ここでは図１のブロッ
ク３４、つまりウインドウ制御ブロック８０が使用され
て、２Ｄフィルタ制御ブロック８２の動作を制御すると
ともに、ウインドウ効果信号を、出力ライン８４を介し
て、後続の１Ｄブロック、つまり図１のブロック３６に
送っている。動作を説明すると、ブロック８８ａ、８８
ｂ、９０、９２および９４で構成される２次元フィルタ
は、一般的に、走査線バッファ３８から画像信号（ＳＬ
０からＳＬ４）を受信し、フィルタ制御ブロック８２が
発生する制御信号に従って処理する。より詳しく説明す
ると、低速走査フィルタ・ブロック８８ａおよび８８ｂ
が、低速走査、フィルタ済み出力コンテキストを連続的
に発生し、そしてこのコンテキストが高速走査フィルタ
９２における処理のためにＭＵＸ９０によってピクセル
単位で選択される。つぎに、高速走査フィルタ９２がこ
の低速走査コンテキストを処理して、２次元、フィルタ
済み出力を発生し、ＭＵＸ９４に送出する。ＭＵＸ９４
はフィルタ制御ブロック８２によって制御される「スイ
ッチ」であり、このスイッチはフィルタ・コントロール
８２からの選択信号に従ってフィルタ済み出力とフィル
タ・バイパスを切り換えて、ＶＩＤＥＯＯＵＴライン
９６に送出するビデオ信号を決定する。

【００３０】とくに、ウインドウ制御ブロック８０の動
作においては、入力信号は３つのソースから与えられ
る。最初に、タイミング信号および同期信号が制御信号
ライン９８を介して与えられる。これらの信号には、一
般的に、ピクセル・クロック信号が含まれ、ウインドウ
制御ブロック８０とフィルタ制御ブロック８２の両方に
よって使用され、処理されたビデオ出力の制御を維持す
る。つぎに、入力データがマイクロプロセッサ２４から
ライン１００を介して与えられる。この、フィルタ制御
ブロック８２のための入力データには、この２次元フィ
ルタの動作に必要なフィルタ係数などのデータが含まれ
ている。ウインドウ制御ブロックへの入力は、一般的
に、識別されたタイルの各々に対するタイル境界情報、
ウインドウ効果データ、およびウインドウ効果ポインタ
で構成される。ウインドウ制御ブロック８０は、対応す
るタイル境界によって決定された画像信号の配列に関し
て現在処理中のビデオ信号の位置に基づいて、あらかじ
めプログラミングされているウインドウ効果を選択して
動作可能にするよう動作する有限状態マシンとして実現
される。最後に、セグメンテーション・ブロックからの
入力はタイル単位で使用して、このセグメンテーション
・ブロックによって決定されたビデオ分類に基づいて、
ウインドウ効果データの一部あるいは全部をオーバーラ
イドすることができる。ウインドウ効果データをオーバ
ーライドすることで、画像の内容に動的に適合する画像
処理動作の使用が可能になる。

【００３１】図５に示されているように、ウインドウ制
御ブロック８０には、１Ｄおよび２Ｄハードウェア要素
によって処理中のビデオ信号に加えられるウインドウ効
果のリアルタイム選択を効率的に可能にするように編成
されているランダム・アクセス・メモリ（ＲＡＭ）も含
まれている。本実施例においては、１Ｄ画像処理ブロッ
ク３６が２Ｄ画像処理ブロック３４からビデオ信号を受
け取り、同時に２Ｄ画像処理ブロック内のウインドウ・
コントロール８０からウインドウ効果データを受け取
る。１Ｄ画像処理ブロックは、一実施例においては、前
述の１次元画像処理動作の実現を可能にする特定用途専
用集積回路（ＡＳＩＣ）ハードウェア・デバイスであ
る。しかし、１Ｄ画像処理ブロック３６の機能は、多数
の可能なハードウェアまたはソフトウェア信号処理シス
テムを使用して実現することが可能である。さらに、本
実施例に関しては記述されていないその他の機能が、前
述のウインドウ効果によって実現可能である。したがっ
て、本実施例に記述されている１Ｄ画像処理ブロックの
機能および設計に関しては、本発明を限定する意図はな
い。

【００３２】表Ａは、図１のブロック３４である２次元
画像処理ハードウェアに内蔵されているメモリの編成を
示したものである。

【００３３】

【表１】

【００３４】メモリ１１０に示されているメモリ・バン
クには、アドレス４０−９Ｆｈが含まれており、他方、
ウインドウ効果メモリ１１２はアドレス２０−３Ｆｈで
構成されている。

【００３５】ハードウェアの動作は図８および９を参照
しながら詳細に説明するが、以下、基本ハードウェア・
アーキテクチャの理解のために概要を示す。通常の場
合、ウインドウ効果出力であるライン８４はライン１１
４に存在するウインドウ効果ポインタ値によって制御さ
れる。しかし、このウインドウ効果ポインタは、現在
「アクティブ」になっているタイル、つまりメモリ１１
０に記憶されている情報、によってすでに決定されてい
る可能性がある。さらに、アドレス・カウンタ１１６お
よびアドレス・ループ・カウンタ１１８が使用されて、
メモリ１１０をインデックスし、各々の走査線の処理中
に対応するタイルを正しく「起動」する。同様に、本発
明においてカウントダウン・カウンタとして実現されて
いる「ＦＳ（高速走査）タイル長さ」カウンタ１２２お
よび「ＳＳ（低速走査）タイル高さ」カウンタ１２４が
使用されて、ウインドウ制御ブロック８０のシーケンス
が制御される。

【００３６】図５、６および７ならびに表Ｂ１からＢ３
を参照すると、メモリと制御レジスタの詳細がより一層
明確に理解できる。以下に示すメモリの表形式の表現に
おいて採用されている２進データ値の表記では、０ある
いは１が既知の記憶データの２進レベルを示し、”？”
が未知あるいは未確定のレベルを示し、”×”が未使用
あるいは未割り当てのデータ・ビットを示している。

【００３７】まず、メモリ位置０１ｈに存在する制御レ
ジスタに対するビット割り当てを示す図６を見ると、Ｄ
３からＤ７が”Ｘ”で表示されており、上位５ビットが
未使用になっていることが分る。最下位ビットＤ０は、
ハードウェアを初期化したときアクセスされるメモリ・
バンクであるバンクＡまたはバンクＢを選択するのに使
用される。最初のアクセスに対して選択されたメモリ・
バンクは、図１のμＰ２４からの読み出し／書き込みア
クセスを介して以後のプログラミングに対して選択され
るバンクでもある。制御レジスタのビット位置Ｄ１は、
ハードウェアによって現在使用中あるいはアクセス中
の、「アクティブ」バンクと呼ばれるメモリ・バンクＡ
またはＢを決定するために使用される。最後に、ビット
位置Ｄ２は、セグメンテーション・ハードウェア・ブロ
ック３０がインストールされ動作可能になっているかど
うかを、ハードウェアに指示するために使用される。

【００３８】つぎに、ウインドウ効果メモリのビット位
置の意味が示されている図７ならびに表Ｂ１を参照する
と、ビット位置Ｄ０からＤ１１が示されていることがわ
かる。ビット位置Ｄ０からＤ７は、各々のウインドウの
最下位バイト（ＬＳＢ）のビットに直接対応している。
たとえば、表Ｂ１のアドレス２２ｈには、「ウインドウ
効果＃１」のＬＳＢのデータが入っている。さらに、図
７のビット位置Ｄ８からＤ１１は、メモリ位置２３ｈに
存在する「ウインドウ効果＃１」の関連する最下位４ビ
ットを示す。

【００３９】

【表２】

【００４０】図７に示されているように、ビット位置Ｄ
０はダイナミック・レンジ調整を１つのタイル内に存在
するすべての画像信号に対して実行するかどうかを決定
する。通常、この調整は入力ビデオ信号をマッピングし
直して、出力ビデオ信号のレンジを修正する。たとえ
ば、「ウインドウ効果＃１」をアドレス２２ｈのビット
Ｄ０で使用すると、表Ｂ１に示されている２進値は０に
なる。したがって、「ウインドウ効果＃１」に対するポ
インタを有するすべてのタイルは、タイルの境界内のビ
デオ信号に加えられたダイナミック・レンジ調整を有し
ない。同様に、ビット位置Ｄ１においては、図７のウイ
ンドウ効果メモリが、音響再生曲線（ＴＲＣ）調整動作
の適用を制御する。一般的に、この動作は、入力ビデオ
信号と出力ビデオ信号間の関係の移行、つまりマッピン
グを行うために使用される。

【００４１】ここで、図７のビット位置Ｄ２およびＤ３
を見ると、この２ビット値は、ウインドウ効果によって
処理されたビデオ信号で採用されるマスキング動作を決
定する。図示されているように、これらのオプションに
は、マスクなし、最小値（黒）に対するマスク、最大値
（白）に対するマスク、またはユーザ指定値に対するマ
スクが含まれる。つぎに、ビット位置Ｄ４は、ビデオ信
号に対するモアレ低減プロセスの適用を制御して、原稿
文書を周期的構造（たとえば、ハーフトーン・パター
ン）でスキャンすることによって発生するエイリアシン
グを除去する。一般的に、この機能はランダムなノイズ
信号をビデオ・ストリームに注入して、入力ビデオ信号
の周期性を減少させる。スレショルドおよび画面選択
は、ビット位置Ｄ５およびＤ６の２進値によって制御さ
れる。スレショルド出力と画面出力の選択はビット位置
Ｄ６のレベルによって決定され、他方、スレショルド・
オプションとハーフトーン画面オプションの選択はビッ
ト位置Ｄ５によって決定される。最後のビット位置Ｄ７
はビデオ効果の最下位データバイトで、ビデオ反転機能
を制御する。このビットを動作可能状態に設定すると、
この機能がビデオ信号に対して単純な「排他的論理和」
（ＸＯＲ）動作を実行し、信号を反転する。

【００４２】残りの４つのビット位置は、「ウインドウ
効果＃１」の各々のウインドウ効果メモリ位置、たとえ
ばアドレス２３ｈ、の最上位データバイトの最初の４つ
の位置に入っている。とくに、ビット位置Ｄ８は、現在
のウインドウ効果の値がこの位置で論理０に設定されて
いるときは、ビデオの出力を停止するゲーティング・デ
バイスとして実際に動作するビデオ出力抑止機能を動作
可能または動作不能状態にするのに使用される。実際的
な観点から見ると、この機能はタイル内に存在するビデ
オ信号ストリームの一部を実際に除去し、画像クロッピ
ングを可能にするが、必ずしもそれだけに限定されな
い。たとえば、抑止は、書籍の走査やコピーをするとき
の綴じしろなどの不必要な領域を除去するときも使用で
きる。ビット位置Ｄ９およびＤ１０は、図１の２Ｄブロ
ックのハードウェアの部分である２次元フィルタを選択
または迂回するのに使用される。最後に、オプションの
画像セグメンテーション・ハードウェア、つまり図１の
ブロック３０は、ビット位置Ｄ１１によって制御され
る。本来、この位置の２進値は、このウインドウ効果を
使用しているタイル内で画像セグメンテーション動作を
可能にするかどうかを決定する。たとえば、表Ｂ１（ア
ドレス２１ｈ）の「ウインドウ効果＃０」を考えてみよ
う。ビット位置１１が１のとき、セグメンテーション・
チップが、「ウインドウ効果＃０」を「ポイントする」
タイル・ポインタを有するすべてのタイルにおいて、動
作可能状態になる。したがって、これらのタイルは、セ
グメンテーション・ハードウェア・ブロックがタイル内
のビデオ信号の内容を決定し、そのタイル内の領域に対
してピクセル単位に実行される正しい画像処理動作を自
動的に選択することを可能にする。これらの領域におい
ては、そのタイルのポインタに通常関連しているビデオ
効果の全部または一部が、そのピクセルに対して（セグ
メンテーション・ブロックからの）ビデオ分類によって
選択された図示しない位置（Ａ０からＡ７ｈ）の「セグ
メンテーション・ウインドウ効果」レジスタ内に記憶さ
れている効果によってオーバライドされる。「セグメン
ト・ウインドウ効果許可レジスタ」（０２ｈ）は、どの
効果がオーバーライドできるかを制御する。たとえば、
通常望ましいのは、セグメンテーション・ブロックがフ
ィルタの適用の選択を制御することである。しかし、文
書のいくつかの領域においては、とくに書式において
は、ビデオが特定のタイプであることが分っている場
合、フィルタの自動選択を防止することが望ましい。さ
らに、セグメンテーション・ブロックがイメージのマス
キングを制御することは通常望ましくないが、特殊なア
プリケーションにおいては、この機能が望ましい場合が
ある。

【００４３】図５および表Ｂ２は、両方とも「タイル長
さ」メモリの詳細を示し、メモリ１１０においては、対
応するウインドウ効果ポインタ・メモリ１４２ａおよび
１４２ｂに加え、タイル長さメモリ１４０ａおよび１４
０ｂがそれぞれバンクＡおよびＢに存在している。両方
のメモリ・バンクを１つの大きなタイル長さ／ポインタ
・テーブルとして利用することも考えられるが、本設計
は１つのバンクを使用して画像処理を制御する一方で別
のバンクの再プログラミングをするよう意図されてい
る。メモリ１１０に対する、このバンク切り換え方法を
実現することにより、信号の配列内で処理されるタイル
数がメモリのサイズに制限されなくなるが、その理由
は、本システムが１つの画像の処理中にバンクＡおよび
バンクＢの両バンクの再プログラミングおよび再使用を
可能にするからである。表Ｂ２は、「タイル長さ」メモ
リ、１４０ａ、ｂの１つのメモリのデータおよび編成の
例を示す。「タイル長さ」メモリの重要な特徴の１つは
柔軟的な構成であり、それにより１つの走査線全体を通
じて最大３０のタイルが使用できる。さらに、走査線当
たりのタイル数はメモリの増設とアドレス復号ロジック
によって増加することができる。

【００４４】

【表３】

【表４】

【表５】

【００４５】動作を説明すると、画像処理ハードウェア
の動作を指示するため、２つのバンクの１つがウインド
ウ制御状態マシンによって使われる。より詳しくは、
「タイル長さ」およびそれに関連する「ウインドウ効果
ポインタ」が同時に使用され、各々のタイル境界内で適
用される特定のウインドウ効果（表Ｂ１）が識別され
る。タイルのアドレスおよび効果を直接マッピングする
ことは可能であるが、通常は、効果に対するポインタの
インダイレクションを実現して必要な効果メモリを最小
化するほうが、より効率的である。しかし、この応用は
本方式にだけ限定されたものと解釈されるべきではな
く、さまざまなマッピング方式を実現するすべてのタイ
ル形式を含むものである。アドレス４０ｈから７Ｆｈに
入っている３２のタイル長さの各々は、表Ｂ３に示され
ているように、対応する４ビットポインタ値を有してい
る。特定のタイル、たとえばタイル＃６、がカレント・
タイルとして識別されると、後続のビデオ信号の数と高
速スキャン長さが、表Ｂ３のアドレス８５ｈに示されて
いるタイル＃６の「ウインドウ効果ポインタ」によって
ポイントされたウインドウ効果に従って処理される。ポ
インタ０１ｈを使用することにより、表Ｂ１のアドレス
位置２２ｈから２３ｈに存在するウインドウ効果、つま
り「ウインドウ効果＃１」によってタイル＃６内のビデ
オ信号の処理方法が制御される。

【００４６】

【表６】

【００４７】ウインドウ制御ブロック８０内のメモリの
構成を簡単に見てきたが、以上の説明に基づいて、ウイ
ンドウ制御プロセスに必要なステップを以下に説明す
る。一実施例においては、これらのステップは、ウイン
ドウ制御ブロックハードウェア内で動作するディジタル
論理状態マシンによって制御されるが、この制御構造を
ソフトウェアで実現して、多数のマイクロコントローラ
またはマイクロプロセッサで実行することも可能であ
る。以下の説明は、表Ｂ１からＢ３に示されているよう
に、ウインドウ制御ハードウェアおよびメモリが、すで
にリセットされ、タイル長さデータ、タイル・ポインタ
およびウインドウ効果がすでにロードされており、動作
可能状態であることを仮定している。タイル長さおよび
ポインタ・データの事前ロードは、外部デバイス、たと
えばμＰ２４、を介して行われ、このデバイスは図５の
アドレス・マルチプレクサ１４４ｂを介してデータを非
動作バンクに書き込む。さらに、バンクＡは、バンクＢ
がビデオ信号処理のためにアクセスされているときに、
μＰ２４によってプログラミングできる。このバンク切
り換え機能の制御は、アドレス・マルチプレクサ１４４
ａおよび１４４ｂの組み合せにより動作可能状態にな
る。

【００４８】さて、図８および９は、ウインドウ制御ハ
ードウェアによって実行される一般的ステップを示す
が、通常このプロセスはタイル長さおよび高さポインタ
が初期化される初期化ステップ２００から始る。この初
期化には、「タイル長さ」メモリ（表Ｂ２参照）の一方
の端であるアドレス４０ｈに対する高速走査ポインタお
よびもう一方の端であるアドレス７Ｅｈに対する低速走
査ポインタを初期化するアドレス・カウンタのリセット
が含まれる。一実施例においては、高速走査ポインタ値
はアップカウンタによって保持されるが、低速走査ポイ
ンタ値はダウンカウンタによって保持される。一度初期
化されると、低速走査高さはステップ２０２で読み出さ
れ、ステップ２０４で図５の「ＳＳタイル高さ」カウン
タ１２４にロードされる。この「ＳＳタイル高さ」カウ
ンタもダウンカウンタであり、ビデオ信号の各走査線ま
たはラスタが完了する毎に、減分される。つぎに、ステ
ップ２０８で高速走査ポインタ値が読み出され、図示し
ない保持カウンタに記憶される。高速走査ポインタ値は
この保持カウンタに記憶されて、システムが各々の新し
い走査線の最初にその高速走査ポインタ値を再使用する
ことを可能にする。以後、ステップ２１０で高速走査ポ
インタでポイントされた位置から高速走査長さが読み出
され、そしてステップ２１２で、高速走査長さポインタ
でポイントされたメモリ位置に記憶された値で「ＦＳタ
イル長さ」カウンタが初期化される。

【００４９】ステップ２００から２１２のカウンタ初期
化に続き、次のピクセル、つまりビデオ信号が画像処理
ハードウェアによって処理される。前述したように、ピ
クセルが存在しているタイルに対するウインドウ効果ポ
インタは、そのピクセルが受ける画像処理を決定する。
ステップ２１６でピクセルが処理されると、ステップ２
１８で「ＦＳ長さ」カウンタが減分される。つぎに、ハ
ードウェアが、走査線の終りに到達したかどうかを、制
御ライン９８の２Ｄハードウェア・ブロック３４に渡さ
れたライン終了（ＥＯＬ）信号または同種の信号から判
断する。ステップ２２０でＥＯＬ信号が検出されない場
合、ステップ２２２で「ＦＳタイル長さ」カウンタがチ
ェックされ、ゼロに達したかどうかが判断される。ゼロ
に達していないときは、ステップ２１６において処理が
続行し、タイル内の次のピクセルが処理される。「ＦＳ
タイル長さ」カウンタがゼロになって、タイル境界に到
達したことが示されると、高速走査ポインタが増分し、
そしてステップ２２４で次の「ＦＳタイル長さ」が対応
する「タイル長さ」メモリ・バンクから読み出される。

【００５０】ステップ２２０で走査線の終りに到達した
ことが判断されると、ステップ２２８において処理が続
行し、「ＳＳタイル高さ」カウンタが減分される。つぎ
に、ステップ２３０において、前の走査線が最後の走査
線かどうかを判断するためのテストが実行される。この
判断は、入力画像内のすべてのビデオ信号の処理が完了
したとき検出可能な論理遷移を行う走査終了（ＥＯＳ）
信号または同種の信号を分析することで行われる。ＥＯ
Ｌ信号と同じように、ＥＯＳ信号は通常外部ソースによ
って発生し、制御ライン９８を介して２Ｄハードウェア
・ブロックに伝送される。ＥＯＳ信号が検出されると、
処理が完了し、ウインドウ制御プロセスが行われる。あ
るいは、画像の終りにならず、処理がステップ２３４で
続行する。ステップ２３４では、「ＳＳタイル高さ」カ
ウンタがゼロになったかどうが判断される。ゼロになっ
ていないときは、保持レジスタに記憶されている高速走
査タイル・ポインタ値がステップ２３６で現在の高速走
査ポインタとして再ロードされ、そしてステップ２１０
において新しいラスタの最初のビデオ信号から始って処
理が続行される。「ＳＳタイル高さ」カウンタがゼロに
到達すると、ステップ２３８において低速走査ポインタ
が減分され、高速走査ポインタが増分され、両方のポイ
ンタが次のポインタ値をポイントする。その後、これら
のポインタがステップ２４０で比較され、同じ位置をポ
イントしているかどうかが判断され、メモリのカレント
・バンク内のタイル長さリストがすべて終了したことが
示される。これらのポインタの値が等しいとき、ステッ
プ２４０でバンクが切り換えられ、アイドル状態だった
方のバンクがアクティブ・バンクとして選択される。以
降の処理は、前述したように、ステップ２４０で続行す
る。あるいは、アイドル・バンクがプログラミングされ
ていないときは、システムはこのプロセスを終了する可
能性がある。ステップ２４０でポインタ値が等しくない
と判断されると、新しく確定されたポインタ値を「タイ
ル長さ」メモリへのインデックスとして使用して、処理
はステップ２０２で続行する。

【００５１】バンクＡおよびＢ内のメモリの位置は、タ
イル処理の制御をプログラミングするとき、電子複写装
置に最大の柔軟性をもたせるように設計されている。高
速走査および低速走査タイル境界のいかなる組み合せ
も、現在のメモリ構成では最大３１個の長さ／高さ値ま
で実現可能である。前述の実施例における、たとえば表
Ｂ３の位置７４ｈおよび７５ｈにおける、介在するゼロ
充填されたタイル長さに対する要求は、ステップ２４０
で実行されたテストから明白である。しかし、いつポイ
ンタ値が相互に交わったか（たとえば、いつ高速走査ポ
インタが低速走査ポインタより大きくなったか）を判断
するようにこのテストを変更すると、タイル長さ／高さ
値を追加することができる。さらに、メモリ・バンクの
サイズを大きくしてタイル長さ／高さデータを追加する
ことができるが、それを行うとより大きなポインタ値お
よびより大きなアドレス復号ハードウェアが必要にな
る。

【００５２】本発明の機能を説明したきたが、ここで、
ウインドウ制御メモリをプログラミングして画像配列を
動作させる方法について、図面を参照しながら例を使っ
て説明する。この例は図２および３、そして表Ｂ１から
Ｂ３に示されている。１組の重なり合うウインドウが画
像信号の配列に示されている図２を再度参照すると、配
列５０は重なり合うウインドウによって４つの区別され
た領域に分割される。さらに、図３は、高速走査方向に
並んだ一連の重なり合わないタイルを使用して、これら
の４つの区別された領域の全部または一部を表現する方
法を示す。図２の陰の部分で示されているように、４つ
の区別された画像処理動作が、ウインドウ５２および５
４で定義された４つの領域に対して行われる。表Ｃは、
図２の４つの領域に加えられる可能性のある４つの画像
処理効果の一例を示す。画像処理効果の定義が終了した
ら、表Ｂ１に示されているようにウインドウ効果メモリ
をプログラミングしなければならない。たとえば、アド
レス２２ｈおよび２３ｈの「ウインドウ効果＃１」で
は、ＬＳＢであるビットＤ７およびＭＳＢであるビット
Ｄ１が２進値の１に設定され、それぞれ反転およびフィ
ルタ選択を示している。さらに、ＬＳＢのビット位置Ｄ
５およびＤ６のゼロは、「スレショルド１」を使用した
スレショルド出力を示している。同様に、残りの３つの
ウインドウ効果がウインドウ効果メモリ・マップにプロ
グラミングされる。それ以外のウインドウ効果も、アド
レス２８ｈから３Ｆｈの「ウインドウ効果」メモリ（表
Ｂ１）の残りのメモリ位置にプログラミングすることが
できるが、どの領域もこれらの効果を使用しないので、
本例ではこれらの効果は未知のものとみなされている。

【００５３】

【表７】

【００５４】図２の領域の各々をタイルに分割したもの
を示したのが図３で、各々の領域で適用されるウインド
ウ効果を識別したのが表Ｃであり、ウインドウ制御ハー
ドウェアの準備で残されている唯一の作業は、図５のタ
イル長さ／ポインタ・メモリ１１０のプログラミングで
ある。最初に、各々のタイルの高速走査長さと低速走査
高さを決めなければならない。タイルの長さと高さは次
の式から得ることができる：ＦＳ長さ＝（ＦＳ終了 − ＦＳ開始）；およびＳＳ高さ＝（ＳＳ終了＝ＳＳ開始）。

【００５５】たとえば、タイル７はその左上隅が位置
（７５、３３）にあり、その右下隅が位置（１１２、５
０）にある。したがって、タイル７の高速走査長さ（Ｆ
Ｓ長さ）は３８、低速走査高さ（ＳＳ高さ）は１８であ
り、これらの値はそれぞれ表Ｂ２の位置４Ｃから４Ｄｈ
および７Ａから７Ｂｈに２進値として反映される。一般
的に、これらの値は、どのメモリ・バンクがアクティブ
になっているかにより、タイル長さメモリ１４０ａまた
は１４０ｂにおける対応するメモリ位置に記憶される。
つぎに、タイル７に対して識別されたウインドウ効果、
つまりポインタ値０２ｈが、対応するポインタ・メモリ
１４２ａまたは１４２ｂのメモリ位置８６ｈに書き込ま
れる。同様に、タイル１から１３に対する値が計算さ
れ、メモリ１１０に記憶され、プログラミング動作が完
了する。表Ｂ１からＢ３に示される２進値は、前述の説
明に従って画像信号処理を可能にする値を示し、したが
って、重なり合うウインドウを１セットの重なり合わな
いタイルに分解することを示す。

【００５６】要約すると、本発明は、画像データの配列
内で定義される複雑な重なり合うウインドウ内でのさま
ざまな画像処理効果の選択を可能にするための効率的な
タイル管理および制御方式を実現する。したがって、本
発明によれば、上記の目的と利点を完全に満足するディ
ジタル画像信号の処理を制御するための方法および装置
が実現できる。

【図面の簡単な説明】

【図１】本発明を使用したシステムのアーキテクチャ
を示すブロック図である。

【図２】画像信号の配列の一例で、配列内で形成され
た１組のウインドウの使用を示す。

【図３】図２の画像配列を分割した状態を示す。

【図４】図１の２次元（２Ｄ）ブロックの詳細ブロッ
ク図を示す。

【図５】本発明を実現するために使用されたタイル制
御ハードウェアのアーキテクチャを示す。

【図６】上記ハードウェアに使用されている制御レジ
スタのビット割り当てを図示したものである。

【図７】上記ハードウェアに使用されているウインド
ウ効果レジスタのビット割り当てを図示したものであ
る。

【図８】一連のディジタル入力信号の処理中に本発明
によって実行される制御ステップのフローチャートであ
る。

【図９】一連のディジタル入力信号の処理中に本発明
によって実行される制御ステップのフローチャートであ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ロバート・エフ・バックハイトアメリカ合衆国ニューヨーク州 14580 ウエブスターカントリーラインロード 5436 (56)参考文献特開平２−84879（ＪＰ，Ａ) 特開昭62−191918（ＪＰ，Ａ) 特開平１−177272（ＪＰ，Ａ) 特表昭62−502429（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 3/00 400 H04N 1/387

Claims

(57)【特許請求の範囲】

【請求項１】画像のビデオ入力信号を処理して修正ビ
デオ信号を発生する画像処理装置であって、前記画像内の重なり合わないタイル領域における各々の
ビデオ信号を識別する識別手段を備え、前記識別手段は、タイル長さの記憶に適した複数の連続するタイル長さメ
モリ位置、及び各々が前記タイル長さメモリの１つと一
意的に関連付けられたウインドウ効果ポインタ値の記憶
に適した複数のウインドウ効果ポインタメモリ位置を有
するメモリ手段と、前記タイル領域の長さを含む前記タイル長さメモリ位置
を前記メモリ内で識別する第１アドレス・カウンタと、前記タイルの高さを含む前記タイル長さメモリ位置を前
記メモリ内で識別する第２アドレス・カウンタと、前記画像内のビデオ信号位置の関数としての前記第１及
び第２アドレス・カウンタの進行を制御する制御手段を
有し、更に前記重なり合わないタイル領域の境界内で各
ビデオ入力信号に加えられる少なくとも１つの画像処理
動作を指定する指定手段、及び前記指定手段に応答し、
指定画像処理動作に従って各ビデオ入力信号を処理して
修正ビデオ信号を発生する画像処理手段を備えたことを
特徴とする画像処理装置。
【請求項２】前記メモリ手段は、各ビデオ信号に対するタイル領域を識別する前記第１及
び第２アドレス・カウンタを共に使用するようにした第
１メモリバンク、及びタイル長さ及びウインドウ効果ポ
インタ値がプログラムされるようにした第２メモリバン
クの少なくとも２つのメモリバンクを有することを特徴
とする前記請求項１に記載の画像処理装置。
【請求項３】前記制御手段は、１つのビデオ信号の処理に応答し、前記メモリ手段から
のタイルの長さを表す値を受信し、次にビデオ信号が処
理される毎に減分するとともに、ゼロ値に達すると信号
を出す第１カウンタ、前記ビデオ信号の処理に応答し、全てのラスタの処理が
完了した時に信号を出す信号手段、前記信号手段に応答し、前記メモリ手段からのタイルの
高さを表す値を受信し、次に前記画像処理装置によって
全てのラスタが処理される毎に減分するとともに、ゼロ
値に達すると信号を出す第２カウンタ、及び前記第１及
び第２カウンタの信号に応答し、前記第１カウンタの信
号を検出すると前記第１アドレス・カウンタを自動的に
増分し、且つ前記第２カウンタの信号を検出すると前記
第２アドレス・カウンタを自動的に減分するとともに、
前記第１及び第２アドレス・カウンタが同じ位置に到達
したことを認識することにより前記メモリ手段内に記憶
されたタイル長さリストが全て使用されたことを検出す
るようにしたバンク状態マシンを更に有することを特徴
とする前記請求項１に記載の画像処理装置。