JPS6346872A - 画像処理装置 - Google Patents

画像処理装置

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JPS6346872A
JPS6346872A JP61191484A JP19148486A JPS6346872A JP S6346872 A JPS6346872 A JP S6346872A JP 61191484 A JP61191484 A JP 61191484A JP 19148486 A JP19148486 A JP 19148486A JP S6346872 A JPS6346872 A JP S6346872A
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JP
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data
memory
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JP61191484A
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Katsuyoshi Maejima
前島 克好
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Canon Inc
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Canon Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、原稿像に対応させて、読取った画像データを
処理、変換する画像処理装置に関する。
[従来の技術] 原稿像に対応させて、読取った画像を処理、変換する従
来の画像読取袋ごは、マイクロコンピュータを有し、こ
のマイクロコンピュータ−が上記処理、変換を行なう、
ところが、マイクロコンピュータ−の処理スピードには
限界があるので、各画素に対応してリアルタイムで編集
処理した情報を出力することが不可能である。したがっ
て、従来装置は、主走査lライン分または主走査の複数
ライン分の処理情報を一括して/\−ドウエアにプリセ
ットし、各画素に対応した処理をハードウエアで行って
いる。
この場合、上記従来装置は、各編集処理における変化点
のアドレスを記憶し、その変化点のアドレスと主走査の
アドレスとを比較器によって常に比較し、この比較の結
果が一致したときに、所望の編集処理を実行するように
している。
しかし、上記従来装置において、主走査−回における変
化点が増えると、その変化点の増加分だけ、上記比較器
が増えるという問題がある。
たとえば、主走査−回(5000画素)について8種類
の処理を行ない、その1種類の処理において10個の変
化点を持つ場合、8X10=80個のコンパレータとレ
ジスタ(13ビツト)とが必要になり、ハードウェア回
路が急激に増大するという問題がある。
また、変倍機能を有するものについては、変倍前と変倍
後とでは1画素数が変化するので、変倍後に画像処理を
行なうと、画素数に倍率を掛けた画素数で演算し直さな
ければならないという問題がある。
第4図は、従来装置の外観図である。
この装置は、原稿台101と、原稿押え102と、画像
読取用CCD103と、原稿照射用蛍光灯104と、ミ
ラー105.106.107と、結像用レンズとを有す
る。蛍光灯104とミラー105とが原稿をY方向に走
査し、原稿像を順次、CGD 103に結像する。
第5図は、上記従来装置における全体の回路構成を示す
ダロック図である。
CCD103(たとえば東芝製TCD106C5500
0画素)は、原稿からの光を受け、アナログ信号を出力
し、8ピツ)A/Dコンバータ201がデジタル信号に
変換し、このデジタル信号がシェーディング補正回路2
02によって補正される。
シェーディング補正回路202は、原稿載置領域外に光
学系を持って行き、そこに取付けられた白色板を照射し
たときの1主走査分のデータをメモリに蓄精し、このメ
モリデータに基づいて、実際の画像データに補正を加え
る。シェーディング補正されたデータが現像認識部20
4、エデイティング回路部203に送られる。この他に
、バッファ205、主走査アドレス発生回路、COD駆
動206.バッファ制御回路207、CPU回路部20
8、操作部209、画像記録部210が設けられている
第6図は、原稿読取装置の原稿台101上に原稿が置か
れている状態を示す図である。
原稿台101の基準座標SPから主走査方向をXとし、
副走査方向をYとした場合、光学系を前走査することに
よって、点PL(XI、Yl)、点P2 (X2 、Y
2)、点P3 (X3 、 Y3)、点P4 (X4 
、Y4)を検出する。原稿が置かれている領域以外の領
域の画像データが必ず黒データになるように、原稿カバ
ー110が鏡面処理されている。ガラス面全域を前走査
するように、主走査、副走査を行なう。
第7図は、従来の画像認識部204の詳細を示す回路図
である。
主走査カウンタ351は、ダウン力ウタであり、主走査
1ライン中における走査位置を示す、このカウンタ35
1は、水平同期信号H3YNCによって主走査方向(X
方向)の最大値にセットされ1画像データクロックCL
Kが入力されるたびに、カウントダウンする。
副走査カウンタ352は、アツズカウンタであり、VS
YNC(画像先端信号)の立ち上がりでrOJにリセッ
トされ、H5YNC信号によってカウントアツプし、副
走査方向における走査位置を表す。
走査時において、図示しないコ〉′パレータによって二
値化された画像データVIDEOは、シフトレジスタ3
01に8ビット単位で送られる。なお、毎走査時に、C
PU208は、予め定められた固定スライスレベルを上
記コンパレータに供給する。
8ビツト入力が完了した時点で、ゲート回路302は、
シフトレジスタ301の8ビフ)・データの全てが自画
像(0レベル)であるか否かのチエツクを行ない、全て
白画像ならば、ゲート302が「1」を出力する。
原稿の前走査開始後、最初の8ビツト白が現れたときに
、フリップフロップ304がセットされる。フリップフ
ロップ304は、VSYNC(往動開始時に出力される
画像先端信号)によって、予めリセットされている。以
後、次のVSYNCが来るまでセット状態を維持する。
主走査カウンタ351は、コンパレータからの画像デー
タの画素出力に同期したクロックによって、ダウンカウ
ントするものであり、フリップフロップ304がセット
した時点でラッチ305に、その時の主走査カウンタ3
51の値がロードされる。この値がXIの座標値である
また、副走査カウンタ352は、1ライン毎の走査に同
期した信号をアップカウントするもので、フリップフロ
ップ304がセットしたときの副走査カウンタ352の
値(ライン数)がラッチ306にロードされる。この値
がYlの座標値である。したがって、点p1(xi 、
Yl)が求められる。
また、ゲート302が「1」を出力する度に、主走査カ
ウンタ351からの値をラッチ307がロードする。最
初の8ビツトの白が現れたときにおける主走査カウタ3
51からの値がラッチ307にロードされると、この値
とラッチ310(これはVSYNC時点でX方向の最大
値にされている)のデータとが、コンパレータ309に
よって比較される。もし、ラッチ307のデータが小さ
いならば、ラッチ307のデータがラッチ310にロー
ドされる。また、このときに、副走査カウンタ352の
値がラッチ311にロードされる。この動作は、次の8
ビー/ トがシフトレジスタ301に入るまで終了する
このように、ラッチ307とラッチ310とのデータ比
較を全画像領域について行なうと、ラッチ310には原
稿領域X方向の最小値が残り、このときのY方向の座標
がラッチ311に残る。すなわち、主走査カウンタ35
1はダウンカウンタなので、X方向の最小値に対応する
座標は、主走査方向でSPから一番近い座標を表す、こ
の座標が、点P2 (X2 、Y2) である。
フリ、ブフロップ312は、主走査ライン毎に、最初に
8ビツト白が現れたときにセットするフリップフロップ
であり、水平同期信号H5YNCによってリセットされ
、最初の8ビツト白でセットし、次のH5YNCまで保
持する。このフリップフロップ312がセットするとき
に、1ライン中で最初に現れた白信号の位置に相当する
主走査カウンタ351の値を、ラッチ313にセットす
る。そして、ラッチ313の値とラッチ315の値とを
、コンパレータ316が比較する。ラッチ315には、
VSYNCが発生したときにX方向の最小値、すなわち
rQJがプリセットされている。
もし、ラッチ315のデータがラッチ313のデータよ
りも小さいかまたは等しいならば、コンパレータ316
の出力信号がアクティブになり、ラッチ313のデータ
がラー、チ315にロードされる。この動作は、H5Y
NC−H3YNC間で行われる。
以上の比較動作を全画像領域について行なうと、ラッチ
315には原稿座標のX方向の最大値、すなわち、主走
査方向で走査開始点から一番遠い点からの白信号のX座
標が残る。これが、x3である。また、コンパレータ3
16が出力するときに、副走査カウンタ352からの値
がラッチ318にロードされる。これがY3になり、点
P3 (X3 、Y3)が得うレル。
ラッチ319と320とは、全画像領域において8ビー
、ト白が現れる度に、そのときの主走査カウンタ351
の値と副走査カウンタ352の値とがロードされる。し
たがって、原稿の前走査完了時に、最後に8ビツト白が
現れたときのカウント値がカウンタ351.352に残
る。これが、点P4 (X4 、Y4)である。
上記8つのラッチ308.311.320.318.3
05.310.315,319のデータラインは、CP
O208のバスに接続され、CPO208は前走査にお
ける往動終了時にこのデータを読込む。
このようにして、コンパレータとレジスタ(13ビツト
)とが必要になり、また、主走査−回における変化点が
増えると、その変化点の増加分だけ、上記コンパレータ
が増え、したがって、従来装置は、ハードウェア回路が
急激に増大するという問題がある。
[発明の目的] 本発明は、上記従来装置の問題点に着目してなされたも
ので、読み取った画像を原稿像に対応して編集処理、変
換する画像読取装置において、ハードウェア回路の増大
を防ぐことが出来るとともに、変倍動作を行なうときに
、原稿像に対応した位置で処理を行なうことが出来る画
像読取装置を提供することを目的するものである。
[発明の実施例] 第1図、第2図は、本発明の一実施例を示すエデイティ
ング回路部を示す回路図である。
第4図に示す外観図、第5図に示すブロック図、第6図
に示す図は、本発明の一実施例を示すものでもある。つ
まり、上記実施例は、基本的には第5図に示した回路と
同じであるが、エデイティンIal路ff1203、バ
ッファ205、バッファ制御回路207のそれぞれの内
容が従来例と異なる。
編集メモリ401.402は、画像編集データ(すなわ
ち、画像処理を行なう情報)を蓄桔するRAMである。
MSEL (メモリセレクト信号)をrHJ レベルに
すると、セレクタ403゜405がA側に選択され、編
集メモリ401は、CCDアドレス(主走査アドレス)
によって制御される。このときに、セレクタ404.4
06は、B側が選択され、編集メモリ402はマイコン
アドレスによって制御される。この状態で、編集メモリ
402は、マイコンのアドレスバスとデータバスとに接
続され、マイコンが自由にリード、ライトすることがで
きる。
ところで、編集メモリ401.402がCCDアドレス
に接続されると、編集メモリ401゜402のアドレス
とCODの画素番地とが対応する。つまり、メモリアト
レフ1番地には、CODの1番目の画素が対応し、n番
地にはn番目の画素が対応し、全部で5000画素のC
ODを使う編集メモリとして、8にバイト (8にビッ
トX8)を使用している。したがって、m番目の画素を
加工する加工データは画像メモリのm番地に書込まれる
ようにする。
また1編集メモリ401,402は、8ビツト構成とな
っており、上記実施例において、ビット0は「画像禁止
」、ビットlは「画像禁止領域が黒」、ビット2は「ネ
ガ」、ビット3は「黒出力」、ビット4.5は「γ補正
レベル」、ビット6は「写真領域」、ビット7はrAE
領域」をそれぞれ示す画像編集データが格納される。
さらに、編集メモリ401.402というようにメモリ
が2系統存在するのは、1ライン毎にMSL(メモリセ
レクト信号)を、rHJ、rLJにして、マイコンアク
セスのRAMとCODアドレスアクセスのRAMとを切
換えるようにするためである。つまり、マイコンアクセ
スにしておき、次の情報を一方のメモリに書込んでいる
ときに、既に書込まれた他方のメモリを、COD画像編
集用として使用している。
画像編集データを新しいデータに切換えるには、MSE
Lを切換えることによって、CODアドレスアクセスの
メモリを、マイコンが書換えたメモリに切換えればよい
、すなわち、最大1ライン毎に編集データを変更できる
0画像編集データを変更しない場合、つまりMSELを
変化させない場合、常に同じ画像編集データが使用され
る。
次に、画像編集データについて説明する。
シェーディング補正された画像データは、第2図に示す
トリミングブロック410に送られる。
この実施例の画像データにおいて、rFFJは黒を表し
、「00」は白を表し、数字が大きいほど黒に近くなる
また、第2図に示すビット0〜6は、第1図に示すセレ
クタ405または406から送られまたは向う信号であ
り、画像編集データである。
トリミングブロック410には、AND回路450.4
51とOR回路452とインバータ453とで構成され
る組が、8組設けられ、他の7組を省略して示しである
0編集メモリ401または402から送られた画像編集
メモリのビット0が「1」のときに、ゲート450によ
って画像信号が禁止され、上記編集メモリのビット1の
情報が画像データとして出力される。このために、ビッ
トOによって画像データを禁止した領域について、ビッ
トlを指定することによって、黒または白の出力として
選択できる。
回路ブロック411は、ORゲート454を8個有しく
その7個を省略して示しである)、ビット3によって、
画像信号を強制的に黒にすることができる。
回路プロyり412は、EX−ORゲート455を8個
有しくその7個を省略して示しである)、ビット2をr
HJにすると、画像信号が反転され、ネガ画像になる。
γ変換ROM413(たとえばMB71)は、そのアド
レス0〜7に画像データを受け、γ変換信号を出力する
。この場合は、ビット4.5によって、4種類のγ変換
信号から1つを選択することができる。
ビット6は、画像データの1木としてバッファメモリに
送られる。
図示しないビット7は、原稿のAEを行なう領域を示す
信号として使用し、ビット7がrH4の場合のみ、AE
サンプルの情報とするためのゲート信号として使用する
第3図は、第5図を上記実施例とした場合、その第5図
におけるバッファ205とバッファ制御回路207の詳
細を示す図である。
バッファ205は、画像の拡大、縮小、移動を行なった
り、COD読取りクロック (各CCDCLK)に同期した画像データを、プリンタ
同期クロック(PCLK)に同期した画像データに変換
するものである。
画像メモリ506.506は、ダブルバッファメモリ構
成になっており、それぞれ1ライン分の画像となってい
る。つまり、8にピッ)X9構成のメモリを使用してい
る。
次に、画像メモリ506に書込む場合を例にとって説明
する。
まず、アドレスセレクタ504がAを選択すると、ライ
トアドレスカウンタ502のアドレスを画像メモリ50
6が入力し、画像データ220がメモリに書込まれる。
同時に、メモリ507のアドレスセレクタ505がリー
ドアドレスカウンタ503を選択し、セレクタ509に
よって、メモリ507の出力が選択され、画像データと
して取り出される。そして、次のラインのときは、水平
同期信号(H5YNC)によって、リードとライトとの
切換えが行なわれ、上記の逆の動作を行なう。
さらに、ライト動作のとき、DMR(バイナリ、レート
、マルチプライヤ、たとえばSN7497)によって、
CCDCLKを間引くことによってライトアドレスカウ
ンタを動作させると、バッファ205には、間引かれた
場所のデータがスキップされる。したがって、画像デー
タが縮小する。
同様に、8MR510によって、リードアドレスカウン
タ503に入力するクロックを間引くことによって、間
引かれたクロックの所だけ画像データ221が重複して
出力される。したがって、間引きの度合に応じて画像デ
ータが拡大する。
この場合、ライトアドレスカウンタ502)リードアド
レスカウンタ503の開始アドレスをマイコンで自由に
設定できるが、同じ値をセットすると画像の移動なく、
異なるアドレスを設定すると画像の接動を行なうことが
できる。
さらに、画像データ220は、1ビット写真領域値号が
付加され1画像8ビット、制御信号1ビツトの合計9ビ
ツトが送られるが、この1ビツトの制御信号も画像と同
じように拡大、縮小している。したがって、変倍後も、
制御信号と画像とが1対1に対応する。変倍編集された
画像データと制御信号とは、記録部210へ送られる。
記録部210においては、図示していないが、各画素の
写真文字の制御信号に従って、記録特性を変化させ、文
字/写真それぞれに合った画像を形成する。
上記実施例において、制御信号1ビツトのみを画像信号
とともに拡大、縮小しているが、多数の制御信号を画像
信号とともに拡大、縮小するようにしてもよい、これに
よって、画像信号と対応した種々の信号を送ることがで
きる。
また、上記実施例において、CoDI画素に対応して編
集メモリを持っているが、複数画素を1ブロツクとし、
このブロックに対応して編集メモリを持つようにしても
よい、ただし、この場合、精度が悪くなるが、マイコン
の演算は速くなる。
[発明の効果] 本発明によれば、読み取った画像を原稿像に対応して編
集処理、変換する画像読取装置において、ハードウェア
回路の増大を防ぐことができるとともに、変倍動作を行
なうときに、原稿像に対応した位置で処理を行なうこと
ができるという効果を有する。
【図面の簡単な説明】
第1図、第2図は、本発明の一実施例におけるエデイテ
ィング回路部の詳細を示す図である。 第3図は、上記実施例におけるバッファとバッファ制御
回路とを具体的に示す図である。 第4図は、画像処理装置の一般例を示す外観図である。 第5図は、上記実施例および従来装置に共通する画像処
理装置のブロック図である。 第6図は、原稿台に原稿が置かれている状態を示す図で
ある。 第7図は、上記従来装置を示すブロック図である。 203・・・エデイティング回路部、 204・・・画像認識部、 205・・・バッファ、 20700.バッファ制御回路、 210・・・画像記録部、 401.402・・・編集メモリ、 506.507・・・画像メモリ。 特許出願人  キャノン株式会社 同代理人   用久保  新 − ゛第1図 第4図 ミラー  Lシズ CCD 第5図

Claims (3)

    【特許請求の範囲】
  1. (1)原稿像を一次元イメージセンサによって読取る装
    置において、 前記一次元イメージセンサの画素または原稿位置に対応
    して、画像編集データを記憶する編集メモリと; 前記一次元イメージセンサによって読取られた画像デー
    タと同じ倍率で、前記画像編集データを変倍する変倍手
    段と; を有することを特徴とする画像処理装置。
  2. (2)特許請求の範囲第1項において、 前記編集メモリは、少なくとも1つの前記画像編集デー
    タを記憶するものであることを特徴とする画像処理装置
  3. (3)特許請求の範囲第1項において、 前記画像編集データは、画像の消去、反転を行なわせる
    データ、または所定の特性を有するデータであることを
    特徴とする画像処理装置。
JP61191484A 1986-08-14 1986-08-14 画像処理装置 Pending JPS6346872A (ja)

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JP61191484A JPS6346872A (ja) 1986-08-14 1986-08-14 画像処理装置
GB8719069A GB2194117B (en) 1986-08-14 1987-08-12 Image processing apparatus
DE19873727012 DE3727012A1 (de) 1986-08-14 1987-08-13 Bildverarbeitungsgeraet
US07/325,104 US4887163A (en) 1986-08-14 1989-03-20 Image processing apparatus

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