JPH0254712B2 - - Google Patents
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- JPH0254712B2 JPH0254712B2 JP56191616A JP19161681A JPH0254712B2 JP H0254712 B2 JPH0254712 B2 JP H0254712B2 JP 56191616 A JP56191616 A JP 56191616A JP 19161681 A JP19161681 A JP 19161681A JP H0254712 B2 JPH0254712 B2 JP H0254712B2
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- Japan
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- memory
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- 238000010586 diagram Methods 0.000 description 6
- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- Memory System (AREA)
- Editing Of Facsimile Originals (AREA)
- Image Input (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は二次元的アドレス構造を有するメモリ
を簡易にアフイン型アクセスできる実用性の高い
メモリアドレス制御装置に関する。
を簡易にアフイン型アクセスできる実用性の高い
メモリアドレス制御装置に関する。
従来技術
画像メモリ等の二次元的アドレス構造を有すす
るメモリのアドレスアクセスは、一般に第１図に
示すようにラスター走査して行われる。この場
合、メモリ上の各アドレスの物理的な位置付け
は、第２図に示すように、各走査ラインのアドレ
スが順次連結された構造となるので、そのアドレ
ス制御は一般にカウンタや加算器を用いて簡単に
行わわれる。ところが近年、画像処理システムの
発展に伴い、画像メモリに蓄積された画像データ
を第３図に示すように斜め方向にアクセスして読
出す必要が多々生じている。例えば撮像装置を介
して入力され、画像メモリに蓄積された入力画像
の傾きを修正して画像処理を行う場合、このよう
な所謂アフイン型アクセスを行うことが要求され
る。
るメモリのアドレスアクセスは、一般に第１図に
示すようにラスター走査して行われる。この場
合、メモリ上の各アドレスの物理的な位置付け
は、第２図に示すように、各走査ラインのアドレ
スが順次連結された構造となるので、そのアドレ
ス制御は一般にカウンタや加算器を用いて簡単に
行わわれる。ところが近年、画像処理システムの
発展に伴い、画像メモリに蓄積された画像データ
を第３図に示すように斜め方向にアクセスして読
出す必要が多々生じている。例えば撮像装置を介
して入力され、画像メモリに蓄積された入力画像
の傾きを修正して画像処理を行う場合、このよう
な所謂アフイン型アクセスを行うことが要求され
る。
しかして従来、このようなアフイン型アクセス
を行う場合、ソフトウエア的に１つのアドレスを
アクセスする都度、次のアクセスアドレスを計算
したり、あるいは第４図に示す如く構成されたメ
モリアドレス制御装置にてアドレス指定が行われ
ている。
を行う場合、ソフトウエア的に１つのアドレスを
アクセスする都度、次のアクセスアドレスを計算
したり、あるいは第４図に示す如く構成されたメ
モリアドレス制御装置にてアドレス指定が行われ
ている。
第４図に示す装置は、メモリ１のアドレスを図
中ＡからＢ、ＣからＤへと順次アクセスする場
合、先ず第１および第２のマルチプレクサ
（MPX）２ｘ，２ｙ、３ｘ，３ｙを介して初期ア
ドレスデータXA，YAを与えたのち、そのデータ
XA，YAを加算器４ｘ，４ｙに帰還してアドレス
増加データΔX1，ΔY1をそれぞれ加算し、これを
前記第２のMPX３ｘ，３ｙを介して次のアクセ
スデータとしてメモリ１に与えるように構成され
ている。この処理を一走査ラインに亘つて繰返し
たのち、加算器５ｘ，５ｙにて前記初期アドレス
データXA，YAに次の走査開姿アドレスとの差分
XC−XA，YC−YAを加算して、次の一走査ライン
における新たな初期アドレスデータを生成し、こ
れを第２のMPX３ｘ，３ｙに与えるように構成
される。従つて、MPX２ｘ，２ｙ，３ｘ，３ｙ
および加算器４ｘ，４ｙ，５ｘ，５ｙの動作タイ
ミングを所定の周期を以つて制御すれば、ここに
上述したアフイン型アクセスが行われることにな
る。
中ＡからＢ、ＣからＤへと順次アクセスする場
合、先ず第１および第２のマルチプレクサ
（MPX）２ｘ，２ｙ、３ｘ，３ｙを介して初期ア
ドレスデータXA，YAを与えたのち、そのデータ
XA，YAを加算器４ｘ，４ｙに帰還してアドレス
増加データΔX1，ΔY1をそれぞれ加算し、これを
前記第２のMPX３ｘ，３ｙを介して次のアクセ
スデータとしてメモリ１に与えるように構成され
ている。この処理を一走査ラインに亘つて繰返し
たのち、加算器５ｘ，５ｙにて前記初期アドレス
データXA，YAに次の走査開姿アドレスとの差分
XC−XA，YC−YAを加算して、次の一走査ライン
における新たな初期アドレスデータを生成し、こ
れを第２のMPX３ｘ，３ｙに与えるように構成
される。従つて、MPX２ｘ，２ｙ，３ｘ，３ｙ
および加算器４ｘ，４ｙ，５ｘ，５ｙの動作タイ
ミングを所定の周期を以つて制御すれば、ここに
上述したアフイン型アクセスが行われることにな
る。
従来の問題点
ところが、このように構成された従来装置にあ
つては、加算器４ｘ，４ｙ，５ｘ，５ｙ間の動作
タイミングを正確に制御することが必要であり、
制御回路の構成が複雑化することが否めない。ま
た２段階に亘る加算処理が必要なので、動作安定
性を確保することが難しく、またた集積回路化を
図る場合等、素子構成の簡略化が難しい等の問題
を有している。
つては、加算器４ｘ，４ｙ，５ｘ，５ｙ間の動作
タイミングを正確に制御することが必要であり、
制御回路の構成が複雑化することが否めない。ま
た２段階に亘る加算処理が必要なので、動作安定
性を確保することが難しく、またた集積回路化を
図る場合等、素子構成の簡略化が難しい等の問題
を有している。
発明の目的
本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、アドレスアクセ
ス動作の安定化と構成の簡略化を図り、簡易に且
つ信頼性良くアフイン型アクセスを行い得る実用
性の高いメモリアドレス制御装置を提供すること
にある。
ので、その目的とするところは、アドレスアクセ
ス動作の安定化と構成の簡略化を図り、簡易に且
つ信頼性良くアフイン型アクセスを行い得る実用
性の高いメモリアドレス制御装置を提供すること
にある。
発明の構成
本発明はアドレス増加データあるいはアドレス
減少データを第１のマルチプレクサにより選択し
て加算器に供給して現アドレスデータに加算し、
この加算器の出力データあるいは初期アドレスデ
ータを第２のマルチプレクサを介して選択して現
アドレスデータを生成してメモリのアドレスをア
クセスするべくアドレス制御回路を構成してなる
ことを特徴とするメモリアドレス制御装置にあ
る。
減少データを第１のマルチプレクサにより選択し
て加算器に供給して現アドレスデータに加算し、
この加算器の出力データあるいは初期アドレスデ
ータを第２のマルチプレクサを介して選択して現
アドレスデータを生成してメモリのアドレスをア
クセスするべくアドレス制御回路を構成してなる
ことを特徴とするメモリアドレス制御装置にあ
る。
発明の効果
従つて本発明によれば、選択されたアドレス増
加データあるいはアドレス減少データを現アドレ
スデータに加えると云う一段の加算処理だけによ
つて、簡易にアドレスデータの更新を行い得る。
しかも加算処理が一段なので、その動作タイミン
グ制御が極めて簡単であり、動作の安定化を図り
得る。更には加算器が一段なので、従来装置に比
して構成の簡略化を図り得、集積回路化に好都合
である等の絶大なる効果を奏する。
加データあるいはアドレス減少データを現アドレ
スデータに加えると云う一段の加算処理だけによ
つて、簡易にアドレスデータの更新を行い得る。
しかも加算処理が一段なので、その動作タイミン
グ制御が極めて簡単であり、動作の安定化を図り
得る。更には加算器が一段なので、従来装置に比
して構成の簡略化を図り得、集積回路化に好都合
である等の絶大なる効果を奏する。
発明の実施例
以下図面を参照して本発明の一実施例につき説
明する。
明する。
第５図は実施例装置の概略構成図で、１１は画
像メモリ等の二次元的アドレス構造を有し、Ｘ方
向アドレスおよびＹ方向アドレスが独立に指定さ
れてそのアドレスがアクセスされるメモリであ
る。尚、このメモリ１１のアドレスアクセスは、
メモリ１１へのデータ書込み時、およびデータ読
出し時に関係なく同様に行われ、上記書込みと読
出しの切換えは別の制御コマンドによつて行われ
る。しかして、このメモリ１１に対して、上記各
アドレスをそれぞれ指定するＸアドレス制御回路
とＹアドレス制御回路とが設けられている。これ
らのアドレス制御回路は、入力データをＸ成分お
よびＹ成分と異にするものの同様に構成される。
即ち、一走査ラインの走査に伴うアドレス変化分
であるアドレス増加データΔX，ΔY、および一
走査ラインの走査終了に伴うアドレスデータ復帰
の量を示すアドレス減少データXC−XB，YC−YB
は第１のマルチプレクサ１２ｘ，１２ｙにより選
択されるようになつている。この第１のマルチプ
レクサ１２ｘ，１２ｙは、走査の開始からその走
査の終了に至る間、上記アドレス増加データ
ΔX，ΔYを走査クロツクに同期して選択し、上
記走査の終了の都度、つまり一走査期毎に前記ア
ドレス増加データΔX，ΔYに代えて前記アドレ
ス減少データXC−XB，YC−YBを選択するもので
ある。しかして、これらの第１のマルチプレクサ
１２ｘ，１２ｙを介して選択されたアドレスデー
タは加算器１３ｘ，１３ｙにそれぞれ供給され、
メモリ１１に対して現に与えられている現アドレ
スデータＸ，Ｙにそれぞれ加算される。第２のマ
ルチプレクサ１４ｘ，１４ｙはこの加算器１３
ｘ，１３ｙの出力アドレスデータあるいは、前記
メモリ１１に与える走査開始位置を示す初期アド
レスデータXA，YAを選択するものであり、この
選択出力が現アドレスデータとして前記メモリ１
１に与えられるようになつている。この第２のマ
ルチプレクサ１４ｘ，１４ｙは、メモリ１１のア
ドレスアクセス開始時、つまり走査開始時にのみ
上記初期アドレスデータXA，YAを選択し、その
後は加算器１３ｘ，１３ｙの出力アドレスデータ
を選択する如く制御される。
像メモリ等の二次元的アドレス構造を有し、Ｘ方
向アドレスおよびＹ方向アドレスが独立に指定さ
れてそのアドレスがアクセスされるメモリであ
る。尚、このメモリ１１のアドレスアクセスは、
メモリ１１へのデータ書込み時、およびデータ読
出し時に関係なく同様に行われ、上記書込みと読
出しの切換えは別の制御コマンドによつて行われ
る。しかして、このメモリ１１に対して、上記各
アドレスをそれぞれ指定するＸアドレス制御回路
とＹアドレス制御回路とが設けられている。これ
らのアドレス制御回路は、入力データをＸ成分お
よびＹ成分と異にするものの同様に構成される。
即ち、一走査ラインの走査に伴うアドレス変化分
であるアドレス増加データΔX，ΔY、および一
走査ラインの走査終了に伴うアドレスデータ復帰
の量を示すアドレス減少データXC−XB，YC−YB
は第１のマルチプレクサ１２ｘ，１２ｙにより選
択されるようになつている。この第１のマルチプ
レクサ１２ｘ，１２ｙは、走査の開始からその走
査の終了に至る間、上記アドレス増加データ
ΔX，ΔYを走査クロツクに同期して選択し、上
記走査の終了の都度、つまり一走査期毎に前記ア
ドレス増加データΔX，ΔYに代えて前記アドレ
ス減少データXC−XB，YC−YBを選択するもので
ある。しかして、これらの第１のマルチプレクサ
１２ｘ，１２ｙを介して選択されたアドレスデー
タは加算器１３ｘ，１３ｙにそれぞれ供給され、
メモリ１１に対して現に与えられている現アドレ
スデータＸ，Ｙにそれぞれ加算される。第２のマ
ルチプレクサ１４ｘ，１４ｙはこの加算器１３
ｘ，１３ｙの出力アドレスデータあるいは、前記
メモリ１１に与える走査開始位置を示す初期アド
レスデータXA，YAを選択するものであり、この
選択出力が現アドレスデータとして前記メモリ１
１に与えられるようになつている。この第２のマ
ルチプレクサ１４ｘ，１４ｙは、メモリ１１のア
ドレスアクセス開始時、つまり走査開始時にのみ
上記初期アドレスデータXA，YAを選択し、その
後は加算器１３ｘ，１３ｙの出力アドレスデータ
を選択する如く制御される。
かくしてこのように構成された本装置によれ
ば、メモリ１１のアドレスアクセスに際して、先
ず第２のマルチプレクサ１４ｘ，１４ｙを介して
初期アドレスデータXA，YAがそれぞれ選択され
てメモリ１１に与えられる。これによつてメモリ
１１のアドレス（XA，YA）がアクセスされるこ
とになる。このとき、第１のマルチプレクサ１２
ｘ，１２ｙはアドレス増加データΔX，ΔYを選
択しており、これを加算器１３ｘ，１３ｙに与え
ている。加算器１３ｘ，１３ｙには、前記第２の
マルチプレクサ１４ｘ，１４ｙの出力である現ア
ドレスデータが帰還入力されており、両データが
加算されて X′A＝XA＋ΔX，Y′A＝YA＋ΔY なる次のタイミングにおけるアドレスアクセスデ
ータが生成されている。そして、上記次の走査タ
イミングでは第２のマルチプレクサ１４ｘ，１４
ｙが切換えられて前記初期アドレスデータXA，
YAに代えて上記加算器１３ｘ，１３ｙの出力デ
ータX′A，Y′Aが選択され、これが現アドレスデ
ータとしてメモリ１１に与えられる。このときに
は、加算器１３ｘ，１３ｙはこの現アドレスデー
タを得て、 X″A＝X′A＋ΔX＝XA＋2゜ΔX Y″A＝Y′A＋ΔY＝YA＋2゜ΔY なる更に次のタイミングにおけるアドレスアクセ
スデータを生成している。以後、第２のマルチプ
レクサ１４ｘ，１４ｙによる加算器１３ｘ，１３
ｙの出力データ抽出が、一走査ラインに亘るアド
レスアクセスが終了するまで繰返して実行され
る。従つて、メモリ１１のアクセスアドレス位置
は第５図中Ａ点からＢ点迄順次変化することにな
る。
ば、メモリ１１のアドレスアクセスに際して、先
ず第２のマルチプレクサ１４ｘ，１４ｙを介して
初期アドレスデータXA，YAがそれぞれ選択され
てメモリ１１に与えられる。これによつてメモリ
１１のアドレス（XA，YA）がアクセスされるこ
とになる。このとき、第１のマルチプレクサ１２
ｘ，１２ｙはアドレス増加データΔX，ΔYを選
択しており、これを加算器１３ｘ，１３ｙに与え
ている。加算器１３ｘ，１３ｙには、前記第２の
マルチプレクサ１４ｘ，１４ｙの出力である現ア
ドレスデータが帰還入力されており、両データが
加算されて X′A＝XA＋ΔX，Y′A＝YA＋ΔY なる次のタイミングにおけるアドレスアクセスデ
ータが生成されている。そして、上記次の走査タ
イミングでは第２のマルチプレクサ１４ｘ，１４
ｙが切換えられて前記初期アドレスデータXA，
YAに代えて上記加算器１３ｘ，１３ｙの出力デ
ータX′A，Y′Aが選択され、これが現アドレスデ
ータとしてメモリ１１に与えられる。このときに
は、加算器１３ｘ，１３ｙはこの現アドレスデー
タを得て、 X″A＝X′A＋ΔX＝XA＋2゜ΔX Y″A＝Y′A＋ΔY＝YA＋2゜ΔY なる更に次のタイミングにおけるアドレスアクセ
スデータを生成している。以後、第２のマルチプ
レクサ１４ｘ，１４ｙによる加算器１３ｘ，１３
ｙの出力データ抽出が、一走査ラインに亘るアド
レスアクセスが終了するまで繰返して実行され
る。従つて、メモリ１１のアクセスアドレス位置
は第５図中Ａ点からＢ点迄順次変化することにな
る。
そして、上記一走査ラインに亘るアクセスが完
了したとき、第１のマルチプレクサ１２ｘ，１２
ｙは前記アドレス減少データXC−XB，YC−YBを
選択して加算器１３ｘ，１３ｙに与える。これに
よつて加算器１３ｘ，１３ｙはそのときの現アド
レスデータ Xn A＝XA＋ｎ・ΔX＝XB Yn A＝YA＋ｎ・ΔY＝YB に上記アドレス減算データをそれぞれ加え、 XB＋（XC−XB）＝XC YB＋（YC−YB）＝YC なる次の走査ラインの走査開示位置アドレスデー
タを得ている。このアドレスデータXC，YCが第
２のマルチプレクサ１４ｘ，１４ｙを介してメモ
リ１１に与えられたのち、これにアドレス増加デ
ータΔX，ΔYが順次加えられてアドレスアクセ
スが行われ、ここに上記次の走査ラインの走査が
行われる。
了したとき、第１のマルチプレクサ１２ｘ，１２
ｙは前記アドレス減少データXC−XB，YC−YBを
選択して加算器１３ｘ，１３ｙに与える。これに
よつて加算器１３ｘ，１３ｙはそのときの現アド
レスデータ Xn A＝XA＋ｎ・ΔX＝XB Yn A＝YA＋ｎ・ΔY＝YB に上記アドレス減算データをそれぞれ加え、 XB＋（XC−XB）＝XC YB＋（YC−YB）＝YC なる次の走査ラインの走査開示位置アドレスデー
タを得ている。このアドレスデータXC，YCが第
２のマルチプレクサ１４ｘ，１４ｙを介してメモ
リ１１に与えられたのち、これにアドレス増加デ
ータΔX，ΔYが順次加えられてアドレスアクセ
スが行われ、ここに上記次の走査ラインの走査が
行われる。
そして、このような処理が一走査ラインを走査
する毎に繰返して行われる。これによつて、第５
図に示すようにメモリ１１の二次元的アドレスの
アフイン型アクセスが行われることになる。
する毎に繰返して行われる。これによつて、第５
図に示すようにメモリ１１の二次元的アドレスの
アフイン型アクセスが行われることになる。
このように本装置によれば、第２のマルチプレ
クサ１４ｘ，１４ｙによつて初期アドレスデータ
XA，YAを与えたのち、一走査ラインに亘つてア
ドレス増加データΔX，ΔYを、また一走査ライ
ン毎に周期的にアドレス減少データXC−XB，YC
−YBを第１のマルチプレクサ１２ｘ，１２ｙに
より選択して加算器１３ｘ，１３ｙに与え、現ア
ドレスデータに加算して次のタイミングにおける
アドレスデータを生成することによつて、極めて
簡易にメモリ１１のアフイン型アクセスを行い得
る。しかも本装置では、加算器１３ｘ，１３ｙが
一段構成であり、走査クロツクに同期させて作動
させればよいのでタイミング制御が非常に簡単で
ある。しかも第２のマルチプレクサ１４ｘ，１４
ｙの切換タイミングは初期時だけであり、また第
２のマルチプレクサ１２ｘ，１２ｙの切換動作タ
イミングも一走査ラインの走査終了毎に周期的で
あるから、そのタイミング制御も簡単である。特
に、前記第４図に示した従来装置にあつては、２
段の加算器４ｘ，４ｙ，５ｘ，５ｙ間の動作タイ
ミング制御が必要であつたのに比して、本装置は
これを必要としないので、制御性が良く、また動
作信頼性も高い。また、加算器の構成数が一段減
るので、その分だけ装置構成の簡略化を図り得、
集積回路化も容易とする。従つて、従来装置に比
較して、動作の安定化と装置構成の簡略化を図つ
た上で効果的なメモリ１１のアフイン型アクセス
を可能とする等の絶大なる効果を奏する。
クサ１４ｘ，１４ｙによつて初期アドレスデータ
XA，YAを与えたのち、一走査ラインに亘つてア
ドレス増加データΔX，ΔYを、また一走査ライ
ン毎に周期的にアドレス減少データXC−XB，YC
−YBを第１のマルチプレクサ１２ｘ，１２ｙに
より選択して加算器１３ｘ，１３ｙに与え、現ア
ドレスデータに加算して次のタイミングにおける
アドレスデータを生成することによつて、極めて
簡易にメモリ１１のアフイン型アクセスを行い得
る。しかも本装置では、加算器１３ｘ，１３ｙが
一段構成であり、走査クロツクに同期させて作動
させればよいのでタイミング制御が非常に簡単で
ある。しかも第２のマルチプレクサ１４ｘ，１４
ｙの切換タイミングは初期時だけであり、また第
２のマルチプレクサ１２ｘ，１２ｙの切換動作タ
イミングも一走査ラインの走査終了毎に周期的で
あるから、そのタイミング制御も簡単である。特
に、前記第４図に示した従来装置にあつては、２
段の加算器４ｘ，４ｙ，５ｘ，５ｙ間の動作タイ
ミング制御が必要であつたのに比して、本装置は
これを必要としないので、制御性が良く、また動
作信頼性も高い。また、加算器の構成数が一段減
るので、その分だけ装置構成の簡略化を図り得、
集積回路化も容易とする。従つて、従来装置に比
較して、動作の安定化と装置構成の簡略化を図つ
た上で効果的なメモリ１１のアフイン型アクセス
を可能とする等の絶大なる効果を奏する。
発明の異なる実施例
尚、前記アドレス計算処理に供される初期アド
レスデータXA，YA、アドレス増加データΔX，
ΔYそしてアドレス減少データXC−XB，YC−YB
は、それぞれ専用のレジスタにプリセツトして与
えるようにしてもよいが、これらの各データを予
めデータメモリに格納しておき、このデータメモ
リのアドレスを選択的にアドレス指定して上記各
データを読出して与えるようにしてもよい。即
ち、読出し専用メモリ（ROM）にアフイン型ア
クセスの仕様に応じた複数のデータをそれぞれ格
納しておき、これを選択指定して用いるようにし
てもよい。また、Ｘ方向、Ｙ方向のアドレスデー
タとして与えるデータビツト長はメモリ１１の構
成に応じて定めればよいものである。また、Ｙ方
向のアドレス増加データΔYを０として通常のラ
スク型アクセスを行い得ることも勿論である。要
するに本発明はその要旨を逸脱しない範囲で種々
変形して実施することができる。
レスデータXA，YA、アドレス増加データΔX，
ΔYそしてアドレス減少データXC−XB，YC−YB
は、それぞれ専用のレジスタにプリセツトして与
えるようにしてもよいが、これらの各データを予
めデータメモリに格納しておき、このデータメモ
リのアドレスを選択的にアドレス指定して上記各
データを読出して与えるようにしてもよい。即
ち、読出し専用メモリ（ROM）にアフイン型ア
クセスの仕様に応じた複数のデータをそれぞれ格
納しておき、これを選択指定して用いるようにし
てもよい。また、Ｘ方向、Ｙ方向のアドレスデー
タとして与えるデータビツト長はメモリ１１の構
成に応じて定めればよいものである。また、Ｙ方
向のアドレス増加データΔYを０として通常のラ
スク型アクセスを行い得ることも勿論である。要
するに本発明はその要旨を逸脱しない範囲で種々
変形して実施することができる。
第１図はメモリのラスク型アクセスを示す図、
第２図はラスク型アクセスのアドレス制御の概念
を示す図、第３図はメモリのアフイン型アクセス
を示す図、第４図は従来のメモリアドレス制御装
置の一例を示す構成図、第５図は本発明の一実施
例を示す装置の概略構成図である。 １１……メモリ、１２ｘ，１２ｙ……第１のマ
ルチプレクサ、１３ｘ，１３ｙ……加算器、１４
ｘ，１４ｙ……第２のマルチプレクサ。
第２図はラスク型アクセスのアドレス制御の概念
を示す図、第３図はメモリのアフイン型アクセス
を示す図、第４図は従来のメモリアドレス制御装
置の一例を示す構成図、第５図は本発明の一実施
例を示す装置の概略構成図である。 １１……メモリ、１２ｘ，１２ｙ……第１のマ
ルチプレクサ、１３ｘ，１３ｙ……加算器、１４
ｘ，１４ｙ……第２のマルチプレクサ。
Claims (1)
- 【特許請求の範囲】 二次元的アドレス構造を有するメモリのＸアド
レスを指定するＸアドレス制御回路と、上記メモ
リのＹアドレスを指定するＹアドレス制御回路と
を備え、上記メモリ上の所定領域をライン走査す
るメモリアドレス制御装置において、 上記各アドレス制御回路は、常時はメモリアド
レスのライン走査に伴う予め定められたアドレス
増加データを選択し、１ライン走査が終了する都
度、上記アドレス増加データに変えて走査ライン
の変更に伴う予め定められたアドレス減少データ
を選択する第１のマルチプレクサと、この第１の
マルチプレクサから出力されるデータを現アドレ
スデータに加算する加算器と、前記所定領域に対
するライン走査開始時に初期アドレスデータを選
択した後、前記加算器の出力データを選択して前
記メモリをアクセスする現アドレスデータとする
第２のマルチプレクサとを具備したことを特徴と
するメモリアドレス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191616A JPS5893095A (ja) | 1981-11-28 | 1981-11-28 | メモリアドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191616A JPS5893095A (ja) | 1981-11-28 | 1981-11-28 | メモリアドレス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893095A JPS5893095A (ja) | 1983-06-02 |
| JPH0254712B2 true JPH0254712B2 (ja) | 1990-11-22 |
Family
ID=16277592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191616A Granted JPS5893095A (ja) | 1981-11-28 | 1981-11-28 | メモリアドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893095A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193076A (ja) * | 1984-03-14 | 1985-10-01 | Tsuchida Nuio | 座標軸に対する平行移動による座標の回転処理方法 |
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-
1981
- 1981-11-28 JP JP56191616A patent/JPS5893095A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5893095A (ja) | 1983-06-02 |
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