JPS6158056A - メモリ回路方式 - Google Patents
メモリ回路方式Info
- Publication number
- JPS6158056A JPS6158056A JP59156612A JP15661284A JPS6158056A JP S6158056 A JPS6158056 A JP S6158056A JP 59156612 A JP59156612 A JP 59156612A JP 15661284 A JP15661284 A JP 15661284A JP S6158056 A JPS6158056 A JP S6158056A
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- JP
- Japan
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- data
- block
- memory
- blocks
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- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、画像信号の動き補償のＲ連動ベクトル検出に
おけるデータ処理等に使用される、入力データは、ブロ
ック・単位では、矩形状に縦方向の１番目から横方向に
順番に、次は縦方向の２番目から横方向に順番にの如く
、ブロック内では、矩形状に横方向の１番目から縦方向
に順番に、次は横方向の２番目から縦方向に順番にの如
くなっており、この順にメモリに入力し、出力は、所定
の時間に、変位情報に従い、縦横に任意の値平行移動し
た１ブロックのデータを８売み出し出力する時、１ブロ
ックの縦方向の序列をくずさずブロン゛りの縦方向のデ
ータ数だけ一度に読み出すメモリ回路方式の改良に関す
る。
おけるデータ処理等に使用される、入力データは、ブロ
ック・単位では、矩形状に縦方向の１番目から横方向に
順番に、次は縦方向の２番目から横方向に順番にの如く
、ブロック内では、矩形状に横方向の１番目から縦方向
に順番に、次は横方向の２番目から縦方向に順番にの如
くなっており、この順にメモリに入力し、出力は、所定
の時間に、変位情報に従い、縦横に任意の値平行移動し
た１ブロックのデータを８売み出し出力する時、１ブロ
ックの縦方向の序列をくずさずブロン゛りの縦方向のデ
ータ数だけ一度に読み出すメモリ回路方式の改良に関す
る。
ここで、上記入力データの１例を示したものか第２図第
３図で入力順を示すと、１ブロック内では、第２図に示
す１，２，３．４・・・２５の如（入力し、ブロック単
位では第３図に示す１，２゜３．４・・・２０の如く入
力する。
３図で入力順を示すと、１ブロック内では、第２図に示
す１，２，３．４・・・２５の如（入力し、ブロック単
位では第３図に示す１，２゜３．４・・・２０の如く入
力する。
又変位情報に従い出力する１ブロック分の例を示すと第
３図の点線で示す如くであり、１度に読み出すのは、こ
の例では縦方向のデータ数５であり序列は１列目の例で
示すと３ブロックの１１［。
３図の点線で示す如くであり、１度に読み出すのは、こ
の例では縦方向のデータ数５であり序列は１列目の例で
示すと３ブロックの１１［。
１５．８ブロックの１１．１２．１３である。以下この
例を用い説明する。
例を用い説明する。
この場合入力データを書き込み読み出すには小規模なメ
モリ回路方式であることが望ましい。
モリ回路方式であることが望ましい。
第４図は従来例のメモリ回路方式のブロック図である。
図中１−１〜１−５．１０〜１４はＦＦ、２−１〜２−
５．９−１〜９−５はセレクタ、３−１〜３−５は制御
回路、４−１〜４−４．５−１〜５−４．．６−１〜６
−４．７−１〜７−４．８−１〜８−４はメモリを示す
。
５．９−１〜９−５はセレクタ、３−１〜３−５は制御
回路、４−１〜４−４．５−１〜５−４．．６−１〜６
−４．７−１〜７−４．８−１〜８−４はメモリを示す
。
動作を説明すると、第２図第３図に示す順番に入力する
データは同時にＦＦｌ−１〜１−５を通り、制御回路３
−１〜３−４の制御により、セレクタ２−１〜２−５で
セレクトされ、メモリ４−１〜８−１には第３図に示す
１〜５ブロックのデータが共に吉き込まれ、メモリ４−
２〜８−２には第３図に示す６〜１０のブロックのデー
タが共に吉き込まれ、メモリ４−３〜８−３には第３図
に示す１１〜１５のブロックのデータが共に占き込まれ
、メモリ４−４〜８−４には第３図に示す１６〜２０の
ブロックのデータが共に凹き込まれる。
データは同時にＦＦｌ−１〜１−５を通り、制御回路３
−１〜３−４の制御により、セレクタ２−１〜２−５で
セレクトされ、メモリ４−１〜８−１には第３図に示す
１〜５ブロックのデータが共に吉き込まれ、メモリ４−
２〜８−２には第３図に示す６〜１０のブロックのデー
タが共に吉き込まれ、メモリ４−３〜８−３には第３図
に示す１１〜１５のブロックのデータが共に占き込まれ
、メモリ４−４〜８−４には第３図に示す１６〜２０の
ブロックのデータが共に凹き込まれる。
出力は、変位情報により、制１Ｉ１１回路３−１〜３−
５にて発生したアドレスにより、最初はメモリ４−１．
５−１よりそれぞれ、第３図の３ブロックの第２図に示
すデータ１４．１５を、メモリ６−２．７−２．８−２
よりそれぞれ、第３図の８ブロックの第２図に示すデー
タ１１，１２．１３を読み出し、次ぎにメモリ４＝１．
５−１よりそれぞれ第３図の３ブロックのデータ１９．
２０を、メモリ６−２．７−２．８−２よりそれぞれ第
３図の８ブロックのデータ１６，１７．１８を読み出す
如くし、最後はメモリ４−１．５−１よりそれぞれ第３
図の４ブロックのデータ９，１０を、メモリ６−２．７
−２．８−２よりそれぞれ９ブロックのデータ６．７．
８を読み出し、これ等は、制御回路９−１〜９−５の制
御によりセレクタ９−１〜９−５にてセレクトされ１ブ
ロックの縦方向の序列をくずさずＦ Ｆ １． Ｏ〜１
４を介して出力する。
５にて発生したアドレスにより、最初はメモリ４−１．
５−１よりそれぞれ、第３図の３ブロックの第２図に示
すデータ１４．１５を、メモリ６−２．７−２．８−２
よりそれぞれ、第３図の８ブロックの第２図に示すデー
タ１１，１２．１３を読み出し、次ぎにメモリ４＝１．
５−１よりそれぞれ第３図の３ブロックのデータ１９．
２０を、メモリ６−２．７−２．８−２よりそれぞれ第
３図の８ブロックのデータ１６，１７．１８を読み出す
如くし、最後はメモリ４−１．５−１よりそれぞれ第３
図の４ブロックのデータ９，１０を、メモリ６−２．７
−２．８−２よりそれぞれ９ブロックのデータ６．７．
８を読み出し、これ等は、制御回路９−１〜９−５の制
御によりセレクタ９−１〜９−５にてセレクトされ１ブ
ロックの縦方向の序列をくずさずＦ Ｆ １． Ｏ〜１
４を介して出力する。
このようにして、順次第３図の点線で示すブロックのデ
ータが出力される。
ータが出力される。
このようにして出力されるデータ量は、１クロック時間
でメモリの占込みと読み出しを同時に行わないとすれば
、例えば１８ブロックを書き込んでいる間に１００デー
タ即ち４ブロック分出力される。
でメモリの占込みと読み出しを同時に行わないとすれば
、例えば１８ブロックを書き込んでいる間に１００デー
タ即ち４ブロック分出力される。
しかしながら、従来のメモリ回路方式では、第４図の如
く、第３図の縦方向のブロック数４と、第２図の縦方向
のデータ数５との乗算分２０個のメモリ及び第３図の縦
方向のブロック数４個の制御回路が必要であり、非常に
多くのメモリ及び制御回路が必要となり、回路規模が大
きくなる問題点がある。
く、第３図の縦方向のブロック数４と、第２図の縦方向
のデータ数５との乗算分２０個のメモリ及び第３図の縦
方向のブロック数４個の制御回路が必要であり、非常に
多くのメモリ及び制御回路が必要となり、回路規模が大
きくなる問題点がある。
上記問題点は、入力データが１ブロックの縦方向の数だ
け揃ったところで、各データを各々占き込む１ブロック
の縦方向のデータの数だけのメモリ、及び変位情報に従
い該各々のメモリから出力するデータの順番を揃えるセ
レクタ及び上記動作を制御する制御回路を備えた本発明
のメモリ回路方式により解決される。
け揃ったところで、各データを各々占き込む１ブロック
の縦方向のデータの数だけのメモリ、及び変位情報に従
い該各々のメモリから出力するデータの順番を揃えるセ
レクタ及び上記動作を制御する制御回路を備えた本発明
のメモリ回路方式により解決される。
本発明の場合は、１ブロックの縦方向の数だけのメモリ
の１番目には、全ブロックの横方向の１列目のデータ、
２番目のメモリには全ブロックの横方向の２列目のデー
タ、Ｎ番目には全ブロックの横方向のＮ列目のデータが
占き込まれるので、変位情報に従い出力するｌブロック
の縦方向のデータは、上記メモリの各々より１個ずつ出
力すればよいので、メモリの故は１ブロックの縦方向の
データの数だけでよくメモリの数を大幅に少なくするこ
とが出来又制御回路も１個でよいので回路規模を小さく
することが出来る。
の１番目には、全ブロックの横方向の１列目のデータ、
２番目のメモリには全ブロックの横方向の２列目のデー
タ、Ｎ番目には全ブロックの横方向のＮ列目のデータが
占き込まれるので、変位情報に従い出力するｌブロック
の縦方向のデータは、上記メモリの各々より１個ずつ出
力すればよいので、メモリの故は１ブロックの縦方向の
データの数だけでよくメモリの数を大幅に少なくするこ
とが出来又制御回路も１個でよいので回路規模を小さく
することが出来る。
第１図は本発明の実施例のメモリ回路方式のブロック図
である。
である。
図中２０〜２５．３７〜４１はＦＦ、２６〜３０はメモ
リ、３１は制御回路、３２〜３６はセレクタを示す。
リ、３１は制御回路、３２〜３６はセレクタを示す。
第１図において入力データはＦＦ２．０に順番に入力し
、ＦＦ２１，２２．２３．２４に順番に送られ、Ｆ ｌ
” ２４に、１番先に入力したデータが送られ、１ブロ
ックの縦方向のデータが揃ったところで、制御回路３１
よりの信号によりＦＦ２５を介してメモリ２６〜３０に
各々書き込まれる。
、ＦＦ２１，２２．２３．２４に順番に送られ、Ｆ ｌ
” ２４に、１番先に入力したデータが送られ、１ブロ
ックの縦方向のデータが揃ったところで、制御回路３１
よりの信号によりＦＦ２５を介してメモリ２６〜３０に
各々書き込まれる。
ＦＦ２５はトライステートになっており、データが揃っ
た時以外は制御回路３１よりメモリのライトイネイブル
信号は出さずメモリには四き込まれない。
た時以外は制御回路３１よりメモリのライトイネイブル
信号は出さずメモリには四き込まれない。
従って、メモリ２６には各ブロックの第２図に示すデー
タの１．６，１１，１６．２１が、メモリ２７には各ブ
ロックのデータ２，７．１２，１７．２２が、メモリ２
８には各ブロックのデータ３、 ８． １３． １８．
２３が、メモリ２９には各ブロックのデータ４．９，１
４，１９．２４が、メモリ３０には各ブロックのデータ
５，１０．］５．２０．２５が書き込まれる。
タの１．６，１１，１６．２１が、メモリ２７には各ブ
ロックのデータ２，７．１２，１７．２２が、メモリ２
８には各ブロックのデータ３、 ８． １３． １８．
２３が、メモリ２９には各ブロックのデータ４．９，１
４，１９．２４が、メモリ３０には各ブロックのデータ
５，１０．］５．２０．２５が書き込まれる。
変位情報に従って第３図の点線の１ブロックを出力する
とすると、制御回路３１にて発生したアドレスにより、
最初ば、メモリ２６からば８ブロックのデータ１１が、
メモリ２７からば８ブロックのデータ１２が、メモリ２
８からば８ブロンクのデータ１３が、メモリ２９からは
３ブロックのデータ１４が、メモリ３０からは３ブロッ
クのデータ１５が読み出され、次は点線の１ブロックの
２列目の８フ゛ロツクのデータ１６．１７，１８゜３ブ
ロックのデータ１９．２０が、メモリ２６゜２７．２８
，２９．３０から各々読み出され、最後は９ブロックの
データ６．７，８．４ブロックのデータ９．１０がメモ
リ２６．２７，２８．２９．３０から読み出される。
とすると、制御回路３１にて発生したアドレスにより、
最初ば、メモリ２６からば８ブロックのデータ１１が、
メモリ２７からば８ブロックのデータ１２が、メモリ２
８からば８ブロンクのデータ１３が、メモリ２９からは
３ブロックのデータ１４が、メモリ３０からは３ブロッ
クのデータ１５が読み出され、次は点線の１ブロックの
２列目の８フ゛ロツクのデータ１６．１７，１８゜３ブ
ロックのデータ１９．２０が、メモリ２６゜２７．２８
，２９．３０から各々読み出され、最後は９ブロックの
データ６．７，８．４ブロックのデータ９．１０がメモ
リ２６．２７，２８．２９．３０から読み出される。
読み出されたデータは、セレクタ３２〜３６にて、デー
タの順を、制御回路３１の制御により所望の順に揃えて
、ＦＦ３７〜４１を介して出力される。
タの順を、制御回路３１の制御により所望の順に揃えて
、ＦＦ３７〜４１を介して出力される。
このようにして出力される量は、１クロック時間でメモ
リに四込みと読み出しを同時に行わないとすれば、１ブ
ロックの縦のデータを揃えている間に４回、これが１ブ
ロック中に５回あり、１回に５データを出力するので、
１ブロック書き込んでいる間に５ｘ４ｘ５＝１００デー
タ、４ブロック分で第４図の場合と同じである。
リに四込みと読み出しを同時に行わないとすれば、１ブ
ロックの縦のデータを揃えている間に４回、これが１ブ
ロック中に５回あり、１回に５データを出力するので、
１ブロック書き込んでいる間に５ｘ４ｘ５＝１００デー
タ、４ブロック分で第４図の場合と同じである。
このようにすることにより、メモリの数は第４図の場合
の１／４となり大幅にメモリの数を減少さすことが出来
又制御回路の故も１１５とすることが出来回路規模を
大幅に小ざくすることが出来る。
の１／４となり大幅にメモリの数を減少さすことが出来
又制御回路の故も１１５とすることが出来回路規模を
大幅に小ざくすることが出来る。
以上詳細に説明せる如（、本発明によれば、メモリの数
及び制御回路の故を大幅に減少さすことが出来回路規模
を大幅に小さくすることが出来る効果がある。
及び制御回路の故を大幅に減少さすことが出来回路規模
を大幅に小さくすることが出来る効果がある。
第１図は本発明の実施例のメモリ回路方式のブロック図
、 第２図は入力データの１ブロックの１例及び入）ｊ順を
示す図、 第３図は入力データのブロック単位の１例及び入力順を
示す図、 第４図は従来例のメモリ回路方式のブロック図である。 図において、 １−１〜１−５．１０〜１４．２０〜２５．３７〜４１
はＦＦ、２−１〜２−５．９−１〜９−５゜３２〜３６
はセレクタ、３−【〜３−５．３１ば制御卸回路、４−
１〜４−４．５−１〜５−４．６−１〜６−４．７−１
〜７−４．８−１〜８−４゜２６〜３０はメモリを示す
。
、 第２図は入力データの１ブロックの１例及び入）ｊ順を
示す図、 第３図は入力データのブロック単位の１例及び入力順を
示す図、 第４図は従来例のメモリ回路方式のブロック図である。 図において、 １−１〜１−５．１０〜１４．２０〜２５．３７〜４１
はＦＦ、２−１〜２−５．９−１〜９−５゜３２〜３６
はセレクタ、３−【〜３−５．３１ば制御卸回路、４−
１〜４−４．５−１〜５−４．６−１〜６−４．７−１
〜７−４．８−１〜８−４゜２６〜３０はメモリを示す
。
Claims (1)
- 入力データは、ブロック単位では、矩形状に縦方向の
１番目から横方向に順番に、次は縦方向の２番目から横
方向に順番にの如く、ブロック内では、矩形状に横方向
の１番目から縦方向に順番に、次は横方向の２番目から
縦方向に順番にの如くなつており、この順にメモリに入
力し、出力は、所定の時間に、変位情報に従い、縦横に
任意の値平行移動した１ブロックのデータを読み出し出
力する時、１ブロックの縦方向の序列をくずさずブロッ
クの縦方向のデータ数だけ一度に読み出すメモリ回路に
おいて、入力データが１ブロックの縦方向の数だけ揃つ
たところで、各データを各々書き込む１ブロックの縦方
向のデータの数だけのメモリ、及び変位情報に従い該各
々のメモリから出力するデータの順番を揃えるセレクタ
及び上記動作を制御する制御回路を備えたことを特徴と
するメモリ回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59156612A JPH0630073B2 (ja) | 1984-07-27 | 1984-07-27 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59156612A JPH0630073B2 (ja) | 1984-07-27 | 1984-07-27 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158056A true JPS6158056A (ja) | 1986-03-25 |
| JPH0630073B2 JPH0630073B2 (ja) | 1994-04-20 |
Family
ID=15631537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59156612A Expired - Fee Related JPH0630073B2 (ja) | 1984-07-27 | 1984-07-27 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630073B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198077A (ja) * | 1987-10-09 | 1989-04-17 | Sony Corp | 記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140520A (en) * | 1975-05-30 | 1976-12-03 | Advantest Corp | High speed write device |
| JPS5962959A (ja) * | 1982-10-04 | 1984-04-10 | Mitsubishi Electric Corp | 記憶装置 |
-
1984
- 1984-07-27 JP JP59156612A patent/JPH0630073B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51140520A (en) * | 1975-05-30 | 1976-12-03 | Advantest Corp | High speed write device |
| JPS5962959A (ja) * | 1982-10-04 | 1984-04-10 | Mitsubishi Electric Corp | 記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198077A (ja) * | 1987-10-09 | 1989-04-17 | Sony Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630073B2 (ja) | 1994-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |