JPH05268516A - ライン配列補正方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＰＩＰシステムで、リード動作がライト動作
を追抜く点での画面ゆれを除去する。 【構成】 ＰＩＰシステムにおいて、リード及びライト
・アドレス（Ｒ・Ａ及Ｗ・Ａ）１０１及び１０２を入力
し、両アドレス信号の時間順位を比較し、Ｒ・Ａ１０１
がＷ・Ａ１０２を追抜く時点でアクティブな出力１０３
を出力するリード／ライト・アドレス・コンパレータ１
１と、Ｒ・Ａ１０１ならびにＷ・Ａ１０２と、コンパレ
ート出力１０３と、親画面フィールド信号１０４、子画
面フィールド信号１０５、Ｒ・Ａ・クロック１０６、Ｒ
・Ａ０指定信号１０７およびＷ・Ａ０指定信号１０を入
力して、Ｒ・Ａ１０１の時間順位がＷ・Ａ１０２のそれ
を追い抜く時点で、子画面のフィールドが偶数のフィー
ルドから奇数のフィールドに移行する場合だけ＋１イン
クリメント・パルス１０９を出力する回路１２と、＋１
インクリメント・パルス信号１０９およびＲ・Ａ・クロ
ック１０６を入力して、両信号の論理和をとり、フィー
ルド・メモリのＲ・Ａを制御するＲ・Ａ・クロック信号
１１０を出力するＯＲ回路１３を備えてた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はライン配列補正方式に関
し、特に、テレビジョン等のＰＩＰ（ＰＩＣＴＵＲＥ
ＩＮ ＰＩＣＴＵＲＥ：以下、ＰＩＰと略称する）シス
テムにおいて用いられるライン配列補正方式に関する。

【０００２】

【従来の技術】従来のＰＩＰシステムにおけるライン配
列方式においては、垂直方向の画面を圧縮することによ
り子画面を作成しているために、子画面データのフィー
ルド・メモリからのリード（読出し）時間は、ライト
（書込み）時間よりも短時間にて行われている。従っ
て、子画面データのフィールド・メモリに対する書込み
動作を、当該フィールド・メモリからの読出し動作が追
う抜く時間的なポイントが存在する。このポイントの存
在により、フィールドにおける表示上の逆転現象が生じ
る。

【０００３】従来、この逆転現象に対する改善策として
は、メモリ容量が１フィールド分の場合には、図３の構
成によるライン補正方式が用いられている。図３に示さ
れるように、従来のライン補正方式は、リード／ライト
・アドレス・コンパレータ３１と、インクリメント回路
３２と、ＯＲ回路３３とを備えて構成されており、図４
（ａ）および（ｂ）に示されるようなライン配列補正が
行われている。なお、以下においては、図５（ａ）、
（ｂ）および（ｃ）を参照してフィールド逆転現象につ
いて説明する。

【０００４】図５（ａ）は、リードとライトのタイミン
グが重複しない場合におけるフィールド・メモリからの
子画面リード・データであり、図（ｂ）は、逆転現象が
生じた場合における子画面リード・データを示してい
る。また、図５（ａ）、（ｂ）および（ｃ）において、
実線は親画面が奇数フィールドであることを示し、一点
破線は親画面が偶数フィールドであることを示してい
る。数字は、圧縮された子画面のライン・ナンバーであ
り、１、３、５、７、９、……は１フレーム目の奇数フ
ィールドにおけるライン・ナンバーを示し、２、４、
６、８、１０、……は１フレーム目の偶数フィールドに
おけるライン・ナンバーを示しており、また、１⁽²⁾ 、
３⁽²⁾ 、５⁽²⁾ 、７⁽²⁾ 、９⁽²⁾ 、………は２フレーム
目の奇数フィールドのライン・ナンバーを示している。
この場合において、フィールド・メモリの容量は、１フ
ィールド分しかないないので、上記の一連のライン・ナ
ンバー１、２、１⁽²⁾ 、……、３、４、３⁽²⁾ 、……、
５、４、５⁽²⁾ 、……、７、６、７⁽²⁾ 、……、９、
８、９⁽²⁾ 等は、同一アドレスのフィールド・メモリに
ライトされることになる。

【０００５】図５（ａ）においては、フィールド・メモ
リは、リード動作が、１フィールド分だけライト動作に
先行しているに過ぎないために、テレビジョン画面に表
示されるラインの順番は、フレーム単位においては、
１、２、３、４、５、６、７、８、９、………、また
は、１⁽²⁾ 、２、３⁽²⁾ 、４、５⁽²⁾ 、６、７⁽²⁾ 、
８、９⁽²⁾ 、………、というようにインターレス走査が
行われる。また、図５（ｂ）においては、同図において
Ａにて示されるタイミングで、リードがライトに先行し
ている。即ち、Ａのタイミングよりも上部のラインにお
いては、当該フィールドでライトされたライン・ナンバ
ー２および４のデータがリードされているが、Ａより下
部のラインにおいては、リード優先の状態となり、１フ
ィールド前のランイン・ナンバー５がリードされる。そ
して、その後においては、圧縮作業の終了した子画面デ
ータのライン・ナンバー６が、ライン・ナンバー５と同
一アドレスのフィールド・メモリ上にライトされる。以
降、１フィールド前のデータがリードされる。なお、図
５（ｂ）において、５→６として示されるのは、ライン
・ナンバー５をリードした後に、ライン・ナンバー６を
ライトすることを意味している。

【０００６】同様に、２フレーム目の奇数フィールドに
ついても、Ａのタイミングにおいてリード動作がライト
動作に追い抜くものとすると、Ａよりも上部のラインに
おいては、当該フィールドでライトされた子画面データ
のライン１⁽²⁾ 、３⁽²⁾ がリードされ、またＡよりも下
部のラインにおいては、リード優先の状態となり、１フ
ィールド前のランイン・ナンバー６がリードされる。そ
して、その後においては、圧縮作業の終了した子画面デ
ータのライン・ナンバー５⁽²⁾ が、ライン・ナンバー６
と同一アドレスのフィールド・メモリ上にライトされ
る。以降、１フィールド前のデータがリードされる。な
お、図５（ｂ）において、６→５⁽²⁾ として示されるの
は、ライン・ナンバー６をリードした後において、ライ
ン・ナンバー５⁽²⁾ をライトすることを意味している。
従って、図５（ｂ）におけるテレビジョンに表示される
ラインの順番は、フレーム単位においては、１⁽²⁾ 、
２、３⁽²⁾ 、４、５、８、７、１０、……というよう
に、Ａのラインを境界にして逆転している。

【０００７】このようなラインの逆転に対応して、従来
行われているライン配列補正方式においては、図３に示
されるシステム構成により、図５（ｃ）に示されるライ
ンの順番が得られるように対策されている。また、図４
（ａ）および（ｂ）に示されるのは、この場合に、リー
ド動作がライト動作を追い抜く時のリード・アドレスの
インクリメント数を表示した図であり、図４（ａ）は、
リード動作がライト動作を追い抜いて、前のフィールド
が親子で同一となった時の状態を示しており、また図４
（ｂ）は、前のフィールドが親子で異なった時の状態を
示している。

【０００８】以下に、図５（ｃ）の参照して、従来のラ
イン配列補正方式におけるラインの追順番について説明
する。この場合、リード動作がライト動作を追い抜くポ
イントＡについては、図５（ｂ）における場合と同様で
ある。図５（ｃ）の場合においては、ポイントＡの上部
の子画面フィールドが偶数フィールドである場合に限っ
て、ポイントＡにおいてリード・アドレスを＋１インク
リメントして、１フィールド前の奇数フィールド・ライ
ン７からのリードが行われる。ポイントＡより上部が奇
数フィールドの場合には、ポイントＡにおいては、イン
クリメントが行われない。また、子画面フィールドがポ
イントＡにおいて偶数フィールドから奇数フィールドに
移行する際に＋１インクリメントするのは、リード・ア
ドレスの場合だけであり、ライト・アドレスの場合には
＋１インクリメントしない。この結果、テレビジョンに
表示されるラインの順番は、フレーム単位では、
１⁽²⁾ 、２、３⁽²⁾ 、４、６、７、８、１０、……とな
り、図５（ｂ）において生じていたフィールドの逆転が
回避される。

【０００９】次に、図３に示される従来のライン配置補
正方式の動作について説明する。図３において、本ライ
ン配置補正方式は、リード／ライト・アドレス・コンパ
レータ３１と、インクリメント回路３２と、ＯＲ回路３
３とにより構成されており、リード／ライト・アドレス
・コンパレータ３１においては、リード・アドレス１０
１とライト・アドレス１０２との順位が比較され、リー
ド・アドレス１０１がライト・アドレスを追い抜いたポ
イントにおいて、コンパレート出力１０３がアクティブ
な信号として出力されてインクリメント回路３２に入力
される。インクリメント回路３２に対しては、このコン
パレート出力１０３以外に、リード・アドレス１０１、
ライト・アドレス１０２、親画面フィールド１０４、子
画面フィールド１０５、リード・アドレス・クロック１
０６、リード・アドレス０指定信号１０７およびライト
・アドレス０指定信号１０８が入力されており、リード
・アドレス１０１が、ライト・アドレス１０２を追い抜
くポイントにおいて、子画面フィールドが偶数から奇数
フィールド変わる時においてのみ＋１インクリメント・
パルス１０９が出力されて、ＯＲ回路３３に入力され
る。ＯＲ回路３３には、一方においてリード・アドレス
・クロック１０６も入力されており、これらの論理和が
とられて、リード・アクセス・クロック１１０として出
力される。このリード・アクセス・クロック１１０によ
り、フィールド・メモリのリード・アドレスが制御され
る。なお、図３においては、リード・アクセス・クロッ
ク１１０により、フィールド・メモリのリード・アドレ
スを制御する回路は図示されていない。

【００１０】

【発明が解決しようとする課題】上述した従来のライン
配置補正方式においては、図５（ｃ）におけるポンイン
トＡを境としているライン４とライン７、およびライン
３⁽²⁾ とライン６との、それぞれにおいて、１ライン分
のデータが欠落している。このために、子画面上のポイ
ントＡにおいては、段差のような線となって表示され
る。親画面と子画面の同期位相は通常非同期であるため
に、この段差は子画面の上方から下方に流れて見えると
いう欠点があり、また、親画面と子画面のフィールド周
波数が異なるような場合には、この段差の流れ方が速く
なって、子画面信号が縦ゆれしてくるようにも見えると
いう欠点がある。

【００１１】

【課題を解決するための手段】本発明のライン配列補正
方式は、約１フィールド分の容量を有するフィールド・
メモリを用いて、所定の子画面表示を行うＰＩＰシステ
ムにおいて、リード・アドレス信号およびライト・アド
レス信号を入力し、両アドレス信号の時間順位を比較照
合して、前記リード・アドレス信号が前記ライト・アド
レス信号を追い抜く時点において、所定のリード・アド
レス先行判定信号を出力するリード／ライト・アドレス
・コンパレータと、前記リード・アドレス信号ならびに
ライト・アドレス信号と、前記リード・アドレス先行判
定信号と、親画面フィールド信号、子画面フィールド信
号、リード・アドレス・クロック信号、リード・アドレ
ス０指定信号およびライト・アドレス０指定信号とを入
力して、前記リード・アドレス信号の時間順位が前記ラ
イト・アドレス信号の時間順位を追い抜く時点におい
て、所定の子画面のフィールドが偶数のフィールドから
奇数のフィールドに移行する場合においてのみ＋１イン
クリメント・パルス信号を出力するインクリメント回路
と、前記＋１インクリメント・パルス信号および前記リ
ード・アドレス・クロック信号を入力して、両信号の論
理和をとり、フィールド・メモリのリード・アドレスを
制御するためのリード・アドレス・クロック信号として
出力する論理和演算回路と、を少なくとも備えて構成さ
れる。

【００１２】なお、前記インクリメント回路は、前記＋
１インクリメント・パルス信号を出力するとともに、前
記リード・アドレス信号の時間順位が前記ライト・アド
レス信号の時間順位を追い抜く時点に対応して、フィー
ルド・メモリから出力されるリード出力信号として、平
均化されたリード信号を選択して出力するように制御す
る平均化データ切替信号をも出力するように構成しても
よい。

【００１３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１４】図１は本発明の一実施例を示すシステム・
ブロック図である。図１に示されるように、本実施例
は、リード／ライト・アドレス・コンパレータ１１と、
インクリメント回路１２と、ＯＲ回路１３とを備えて構
成される。また、図２（ａ）、（ｂ）および（ｃ）に示
されるのは、親画面と子画面のフィールド関係と、リー
ド・ライン・ナンバーとの関係を、従来例の場合と同様
に示した図である。

【００１５】先ず、図２（ａ）に示されるのは、従来例
と同様に、リード動作がライト動作を追い抜くことのな
い場合におけるリード・アドレス・ラインの順番であ
る。また、図２（ｂ）は、本発明の第１の実施例に対応
するリード・アドレス・ラインの順番を示している。図
２（ｂ）に示されるリード・アドレス・ラインの順番に
おいては、子画面の偶数フィールドから奇数フィールド
へな移行時に、従来リードされなかったデータと、イン
クリメントされた後のデータとが平均化されてリードさ
れる。この場合におけるフィールド・メモリに対するリ
ード／ライトの関係は、リード動作がライト動作を追い
抜くポイントＡにおいては従来例の場合と変わりはない
が、リードの場合のみ、リード・アドレスを＋１インク
リメントする前に、１フィールド前のデータ５がリード
され、インクリメント後のリード・データ７と平均化さ
れたデータ（５＋７）／２がリード・データとなる。こ
うすることにより、子画面に表示されるラインの順番
は、１⁽²⁾ 、２、３⁽²⁾ 、４、６、（５＋７）／２、
８、９、１０、……となる。

【００１６】また、図１のシステム・ブロック図におい
ては、リード／ライト・アドレス・コンパレータ１１に
おいて、リード・アドレス１０１とライト・アドレス１
０２とが比較され、リード・アドレス１０１がリード・
アドレス１０２を追い抜いたポイントにおいて、コンパ
レート出力１０３はアクティブとなる。インクリメント
回路１２においては、このコンパレート出力１０３以外
の、リード・アドレス１０１、ライト・アドレス１０
２、親画面フィールド１０４、子画面フィールド１０
５、リード・アドレス・クロック１０６、リード・アド
レス０指定信号１０７およびライト・アドレス０指定信
号１０８の入力に対応して、リード・アドレス１０１
が、ライト・アドレス１０２を追い抜くポイントにおい
て、子画面のフィールドが偶数から奇数フィールド変わ
る時においてのみ＋１インクリメント・パルス１０９が
出力されて、ＯＲ回路１３に入力される。ＯＲ回路１３
には、一方においてリード・アドレス・クロック１０６
も入力されており、これらの＋１インクリメント・パル
ス１０９とリード・アドレス・クロック１０６との論理
和がとられて、リード・アクセス・クロック１１０とし
て出力される。このリード・アクセス・クロック１１０
により、フィールド・メモリのリード・アドレスが制御
される。なお、図１においては、リード・アクセス・ク
ロック１１０により、フィールド・メモリのリード・ア
ドレスを制御する回路は図示されていない。なお、この
際、＋１インクリメントする前に、当該インクリメント
回路１２に入力される平均化データ切替信号１１１がア
クティブな信号に変わり、図２（ａ）、（ｂ）および
（ｃ）に示されるリード・データ５がバッファ・メモリ
内に保持され、＋１インクリメントによりリード・デー
タ７と当該バッファ・メモリ内のリード・データ５が平
均化されて、リード・データして出力される。

【００１７】図２（ｃ）に示されるのは、本発明の第２
の実施例に対応するリード・アドレス・ラインの順番を
示すタイミング図である。本実施例のシステム構成図
は、図１に示されるとうりである。本実施例において
も、子画面の偶数フィールドから奇数フィールドへの移
行時に、従来はリードされなかったデータと、インクリ
メントされた後のデータとが平均化されてリードされ
る。この際におけるフィールド・メモリに対するリード
／ライトの関係は、リード・アドレスがライト・アドレ
スを追い抜くポイントＡにおいては従来例の場合と変わ
りがないが、リード時においてのみ、リード・アドレス
を＋１インクリメントする前に１フィールド前のデータ
４がリードされ、インクリメントされた後のデータ７と
平均化されたデータ（４＋７）／２がリード・データと
して出力される点が、第１の実施例の場合と異なる点で
ある。この場合のリード・アドレス・ラインの順番は、
１⁽²⁾ 、２、３⁽²⁾ 、４、６、（４＋７）／２、８、
９、１０、……となる。

【００１８】上記の何れの実施例においても、リード・
アクセス・クロック１１０により、フィールド・メモリ
のリード・アドレスを制御する回路（図示されない）を
介して、リード・データとして平均化されたデータを出
力する仕方については、特に規定はされない。従って、
ポイントＡにおいてのみ平均化してリード・データを出
力してもよく、また常時平均化処理を実行しておいて、
インクリメント回路１２より出力される平均化データ切
替信号１１１を介して、ポイントＡにおいてのみ、平均
化されたリード・データを出力する方法をとってもよ
い。

【００１９】

【発明の効果】以上説明したように、本発明は、リード
・アドレスがライト・アドレスを追い抜くポイントにお
いて、平均化されたリード・データを出力することによ
り、リード・ラインにおける時間的な連続性が保持さ
れ、表示画面における子画面の段差によるゆれ現象等を
除去することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すシステム・ブロック図
である。

【図２】本実施例におけるリード・ラインの順番を示す
タイミング図である。

【図３】従来例を示すシステム・ブロック図である。

【図４】従来例のリード・アドレス追い抜き点における
リード・アドレス・インクリメント数の表を示す図であ
る。

【図５】従来例におけるリード・ラインの順番を示すタ
イミング図である。

【符号の説明】

１、１⁽²⁾ 、２、３、３⁽²⁾ 、４、５、５⁽²⁾ 、６、
７、７⁽²⁾ 、８、９、９⁽²⁾ 、１０ リード・ライン
・ナンバー １１、３１ リード／ライト・アドレス・コンパレー
タ １２、３２ インクリメント回路 １３、３３ ＯＲ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 約１フィールド分の容量を有するフィー
   ルド・メモリを用いて、所定の子画面表示を行うＰＩＰ
   （ＰＩＣＴＵＲＥ ＩＮ ＰＵＣＴＵＲＥ）システムに
   おいて、 リード・アドレス信号およびライト・アドレス信号を入
   力し、両アドレス信号の時間順位を比較照合して、前記
   リード・アドレス信号が前記ライト・アドレス信号を追
   い抜く時点において、所定のリード・アドレス先行判定
   信号を出力するリード／ライト・アドレス・コンパレー
   タと、 前記リード・アドレス信号ならびにライト・アドレス信
   号と、前記リード・アドレス先行判定信号と、親画面フ
   ィールド信号、子画面フィールド信号、リード・アドレ
   ス・クロック信号、リード・アドレス０指定信号および
   ライト・アドレス０指定信号とを入力して、前記リード
   ・アドレス信号の時間順位が前記ライト・アドレス信号
   の時間順位を追い抜く時点において、所定の子画面のフ
   ィールドが偶数のフィールドから奇数のフィールドに移
   行する場合においてのみ＋１インクリメント・パルス信
   号を出力するインクリメント回路と、 前記＋１インクリメント・パルス信号および前記リード
   ・アドレス・クロック信号を入力して、両信号の論理和
   をとり、フィールド・メモリのリード・アドレスを制御
   するためのリード・アドレス・クロック信号として出力
   する論理和演算回路と、 を少なくとも備えることを特徴とするライン配列補正方
   式。
2. 【請求項２】 前記インクリメント回路が、前記＋１イ
   ンクリメント・パルス信号を出力するとともに、前記リ
   ード・アドレス信号の時間順位が前記ライト・アドレス
   信号の時間順位を追い抜く時点に対応して、フィールド
   ・メモリから出力されるリード出力信号として、平均化
   されたリード信号を選択して出力するように制御する平
   均化データ切替信号をも出力することを特徴とする請求
   項１記載のライン配列補正方式。