JPS62242251A - ビツトマツプメモリ - Google Patents
ビツトマツプメモリInfo
- Publication number
- JPS62242251A JPS62242251A JP8527186A JP8527186A JPS62242251A JP S62242251 A JPS62242251 A JP S62242251A JP 8527186 A JP8527186 A JP 8527186A JP 8527186 A JP8527186 A JP 8527186A JP S62242251 A JPS62242251 A JP S62242251A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- access
- memory
- addresses
- Prior art date
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- Pending
Links
- 238000006073 displacement reaction Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 244000089486 Phragmites australis subsp australis Species 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、文字・図形・イメージ等統合して表示出来る
ワークステーションに用いて好適なビットマップメモリ
に関する。
ワークステーションに用いて好適なビットマップメモリ
に関する。
（従来の技術）
従来、メモリはアクセス単位が固定でアシ、アドレスも
そのアクセス単位に連続したものとなっていた。ところ
が最近は文字等のコード情報はもちろんのこと、図形・
イメージ等統合して扱うことの出来るワークステージ曹
ンが出現し、これを処理することの出来るメモリには各
ビット毎２次元アドレスが割付けられている。
そのアクセス単位に連続したものとなっていた。ところ
が最近は文字等のコード情報はもちろんのこと、図形・
イメージ等統合して扱うことの出来るワークステージ曹
ンが出現し、これを処理することの出来るメモリには各
ビット毎２次元アドレスが割付けられている。
上述したイメージ等を扱かうメモリでは、２次元アドレ
ス（Ｘ、Ｙ）から１次元アドレスへの変換が必要となり
、又、縦（Ｙ）方向のアクセスはビット単位となり、従
って、メモリアクセスのためにパスを占有し、システム
性能に悪影響を及ぼしていた。
ス（Ｘ、Ｙ）から１次元アドレスへの変換が必要となり
、又、縦（Ｙ）方向のアクセスはビット単位となり、従
って、メモリアクセスのためにパスを占有し、システム
性能に悪影響を及ぼしていた。
本発明はこのことに鑑みてなされたものであり、縦・横
あるいは斜め方向にも意図する方向へいずれからでもワ
ード単位のアクセスを高速に可能なラシめるビットマッ
プメモリを提供することを目的とする。
あるいは斜め方向にも意図する方向へいずれからでもワ
ード単位のアクセスを高速に可能なラシめるビットマッ
プメモリを提供することを目的とする。
（問題点を解決するための手段）
本発明は上記目的を実現するため、ビット単位に二次元
アドレスが割付けられるメモリセルにアクセスアドレス
を設定するレジスタと、そのアドレスの変位が設定され
るレジスタと、１回のアクセス単位が設定されるデータ
幅レジスタによりメモリ周辺回路を構成し、各メモリセ
ルとでビットマツプメモリを構成したものである。
アドレスが割付けられるメモリセルにアクセスアドレス
を設定するレジスタと、そのアドレスの変位が設定され
るレジスタと、１回のアクセス単位が設定されるデータ
幅レジスタによりメモリ周辺回路を構成し、各メモリセ
ルとでビットマツプメモリを構成したものである。
（作 用）
上記構成とすることにより、外部（システム）からの１
回のアクセスに従かいビット単位に２次元アドレスを更
新し、指定されたデータ幅のメモリＲＥＡＤ／ＷＲＩＴ
Ｅが可能となる。このことにより、ビットマップメモリ
を縦・横あるいは斜め方向にも高速にアクセス出来、イ
メージ処理における性能向上がはかれる。又、特に縦方
向に関してはメモリアクセスの回数削減により、バスの
解放がはかれ、システムスルーグツトの向上が期待出来
る。
回のアクセスに従かいビット単位に２次元アドレスを更
新し、指定されたデータ幅のメモリＲＥＡＤ／ＷＲＩＴ
Ｅが可能となる。このことにより、ビットマップメモリ
を縦・横あるいは斜め方向にも高速にアクセス出来、イ
メージ処理における性能向上がはかれる。又、特に縦方
向に関してはメモリアクセスの回数削減により、バスの
解放がはかれ、システムスルーグツトの向上が期待出来
る。
（実施例）
以下、図面を使用して本発明実施例につき詳細に説明す
る。第１図は本発明が採用されるデータ処理装置の構成
例を示すブロック図である。図において、１は主プロセ
ツサ、２は主メモリ、３はビットマップメモリ、４は入
出力グロセップであシ、これら各モジュール１，２，３
．４はシステムパス７を介して共通に接続される。ビッ
トマッグ３は主グａセッｔ１からアクセス可能としても
主メモリ２とは物理的に分離している。主メモリ２とビ
ットマップメモリ３間の転送は主プロセツサ１が行なう
構成になっている。５はシリアルグリンタ、６はＣＲＴ
表示装置であシ、これらは入出力グロセッサ４に接続さ
れる。
る。第１図は本発明が採用されるデータ処理装置の構成
例を示すブロック図である。図において、１は主プロセ
ツサ、２は主メモリ、３はビットマップメモリ、４は入
出力グロセップであシ、これら各モジュール１，２，３
．４はシステムパス７を介して共通に接続される。ビッ
トマッグ３は主グａセッｔ１からアクセス可能としても
主メモリ２とは物理的に分離している。主メモリ２とビ
ットマップメモリ３間の転送は主プロセツサ１が行なう
構成になっている。５はシリアルグリンタ、６はＣＲＴ
表示装置であシ、これらは入出力グロセッサ４に接続さ
れる。
第２図は第１図に示したビットマツプメモリ３周辺の回
路構成を示すブロック図である。図において、３１．３
２は二次元アドレス、即ち、横方向（Ｘ）、縦方向（Ｙ
）アドレスが設定されるアドレスレジスタ、３３．３４
はそれぞれのアドレス変位（ΔＸ、ΔＹ）が設定される
変位レジスタである。
路構成を示すブロック図である。図において、３１．３
２は二次元アドレス、即ち、横方向（Ｘ）、縦方向（Ｙ
）アドレスが設定されるアドレスレジスタ、３３．３４
はそれぞれのアドレス変位（ΔＸ、ΔＹ）が設定される
変位レジスタである。
３５．３６は加算器であシ、次にアクセスすべきメモリ
アドレスを求めるものである。３７はシステムパス７を
介してアクセスされるデータレジスタ、３８はデータ幅
が設定されるレジスタ、３９はメモリセルである。
アドレスを求めるものである。３７はシステムパス７を
介してアクセスされるデータレジスタ、３８はデータ幅
が設定されるレジスタ、３９はメモリセルである。
以下、本発明の実施例の動作について詳細に説明する。
まず、主メモリ２とビットマップメモリ３は同じシステ
ムパス７上に接続されており、どちらをアクセスするか
はアドレスの上位ビットで選択する。つまシ、メモリ空
間が１６ＭＢ（メがバイト）あったとすると、０〜８Ｍ
Ｂまでは主メモリ２．８ＭＢ以上はビットマップメモリ
３とする。
ムパス７上に接続されており、どちらをアクセスするか
はアドレスの上位ビットで選択する。つまシ、メモリ空
間が１６ＭＢ（メがバイト）あったとすると、０〜８Ｍ
Ｂまでは主メモリ２．８ＭＢ以上はビットマップメモリ
３とする。
まず、アクセスに先立ち、２次元のスタートアドレスＸ
、Ｙとアドレスの変位ΔＸ、ΔＹ１ 更に、１回のア
クセスにおけるデータ幅をそれぞれレジスタ３１，３２
，３３，３４、そしてレジスタ３８にセットする。次に
、ここで設定されたアドレス変位ツきビットマップメ七
り３をア／セスｆる。ビットマップメモリ３はビット単
位にＸ、Ｙ０２Ｒ元７ドレスが割付けられておシ、主プ
ロセツサ１からのアクセスはシステムパス７にょシ、デ
ータ幅で指定した単位でアクセスされる。つまシデータ
幅が８ビツトであれば最初のＸ、Ｙアドレスから８回そ
れぞれＸ、ＹのアドレスかΔＸ。
、Ｙとアドレスの変位ΔＸ、ΔＹ１ 更に、１回のア
クセスにおけるデータ幅をそれぞれレジスタ３１，３２
，３３，３４、そしてレジスタ３８にセットする。次に
、ここで設定されたアドレス変位ツきビットマップメ七
り３をア／セスｆる。ビットマップメモリ３はビット単
位にＸ、Ｙ０２Ｒ元７ドレスが割付けられておシ、主プ
ロセツサ１からのアクセスはシステムパス７にょシ、デ
ータ幅で指定した単位でアクセスされる。つまシデータ
幅が８ビツトであれば最初のＸ、Ｙアドレスから８回そ
れぞれＸ、ＹのアドレスかΔＸ。
ΔＹにより更新され、その度にデータレジスタ３８とメ
モリセル３９とのやシとシが行なわれる。
モリセル３９とのやシとシが行なわれる。
これにより、従来のメモリ構成では縦方向（Ｙ）にアク
セスするときは、縦方向のビット長回だけアクセスが必
要であったものが、本発明では（ビット長／１回のアク
セスデータ幅）回で済むことになる。
セスするときは、縦方向のビット長回だけアクセスが必
要であったものが、本発明では（ビット長／１回のアク
セスデータ幅）回で済むことになる。
以上説明の様に本発明に従えば、ビットマツプメモリを
縦・横そして斜め方向にも高速アクセス出来、従ってイ
メージ処理の性能向上がはかれる。特に縦方向のアクセ
スにおいてはメモリアクセス回数の削減によりその分だ
けシステムパスを他に解放することが出来るためスルー
グツトの向上も期待出来る。
縦・横そして斜め方向にも高速アクセス出来、従ってイ
メージ処理の性能向上がはかれる。特に縦方向のアクセ
スにおいてはメモリアクセス回数の削減によりその分だ
けシステムパスを他に解放することが出来るためスルー
グツトの向上も期待出来る。
第１図は本発明が採用されるデータ処理装置の構成例を
示すブロック図、第２図は第１図に示したピットマッグ
メモリ周辺の回路構成を示すブロック図である。 ｌ・・・主７’ｏセツサ、２・・・主メモリ、３・・・
ビットマップメモリ、３１．３２・・・２次元アドレス
レジスタ、３３．３４・・・変位レジスタ、３５．３６
・・・加算器、３７・・・データレジスタ、３８・・・
データ幅レジスタ、３９・・・メモリセル。 出願人代理人 弁理士 鈴 江 武 彦ｓｉ図 第２図
示すブロック図、第２図は第１図に示したピットマッグ
メモリ周辺の回路構成を示すブロック図である。 ｌ・・・主７’ｏセツサ、２・・・主メモリ、３・・・
ビットマップメモリ、３１．３２・・・２次元アドレス
レジスタ、３３．３４・・・変位レジスタ、３５．３６
・・・加算器、３７・・・データレジスタ、３８・・・
データ幅レジスタ、３９・・・メモリセル。 出願人代理人 弁理士 鈴 江 武 彦ｓｉ図 第２図
Claims (1)
- ビット単位にアドレス可能なメモリセルと、このメモリ
セルをアクセスするために二次元アドレスが設定される
アドレスレジスタと、ここで設定されるアドレスに対し
アドレス更新のために、それぞれの変位が設定されるレ
ジスタと、１回のアクセス単位が設定されるデータ幅レ
ジスタとから構成され、外部から１回のアクセスが指定
されることにより上記各レジスタによりビット単位に２
次元アドレスを更新し、指定されたデータ幅のＲＥＡＤ
／ＷＲＩＴＥを行なうことを特徴とするビットマップメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8527186A JPS62242251A (ja) | 1986-04-14 | 1986-04-14 | ビツトマツプメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8527186A JPS62242251A (ja) | 1986-04-14 | 1986-04-14 | ビツトマツプメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62242251A true JPS62242251A (ja) | 1987-10-22 |
Family
ID=13853903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8527186A Pending JPS62242251A (ja) | 1986-04-14 | 1986-04-14 | ビツトマツプメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62242251A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893095A (ja) * | 1981-11-28 | 1983-06-02 | 株式会社東芝 | メモリアドレス制御装置 |
| JPS58105363A (ja) * | 1981-12-17 | 1983-06-23 | Fujitsu Ltd | 記憶装置 |
-
1986
- 1986-04-14 JP JP8527186A patent/JPS62242251A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893095A (ja) * | 1981-11-28 | 1983-06-02 | 株式会社東芝 | メモリアドレス制御装置 |
| JPS58105363A (ja) * | 1981-12-17 | 1983-06-23 | Fujitsu Ltd | 記憶装置 |
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