JP2531162B2 - ビツトブロツクの転送方法 - Google Patents
ビツトブロツクの転送方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はビットブロックの転送方法に関する。
この発明は、ビットブロックの転送を行う場合におい
て、レジスタを使用して転送されるビットブロックにシ
フトないしローテートを行うことにより、そのビットブ
ロックの転送元ないし転送先のアドレスがメモリのワー
ド境界にまたがっていても高速に転送ができるようにし
たものである。
て、レジスタを使用して転送されるビットブロックにシ
フトないしローテートを行うことにより、そのビットブ
ロックの転送元ないし転送先のアドレスがメモリのワー
ド境界にまたがっていても高速に転送ができるようにし
たものである。
例えばCADにおいて、図形などを表示する場合、一般
にビットマップディスプレイシステムが採用されている
が、このシステムにおいては、ラスタスキャン型のCRT
ディスプレイと、これに表示図形に対応したビットパタ
ーンのデータを供給するメモリ（フレームバッファ）と
が使用される。そして、その図形処理を行うとき、メモ
リ内においてデータの転送を伴うものがあるが、そのデ
ータの転送方法としてビットブロック転送と呼ばれる方
法がある。
にビットマップディスプレイシステムが採用されている
が、このシステムにおいては、ラスタスキャン型のCRT
ディスプレイと、これに表示図形に対応したビットパタ
ーンのデータを供給するメモリ（フレームバッファ）と
が使用される。そして、その図形処理を行うとき、メモ
リ内においてデータの転送を伴うものがあるが、そのデ
ータの転送方法としてビットブロック転送と呼ばれる方
法がある。
第４図はそのビットブロック転送の基本を示し、この
図においては、１ワード＝８ビットであり、メモリ
（１）のブロックアドレスAs〜As＋２にまたがっている
２ワードのビットブロック（データ）BITBが、ブロック
アドレスAd〜Ad＋２にまたがるように転送される場合で
ある。なお、ビットブロックBITBにおいて、Ａ〜Ｐは各
ビットを示し、ビットA,Iが第１及び第２ワードの最上
位ビットである。
図においては、１ワード＝８ビットであり、メモリ
（１）のブロックアドレスAs〜As＋２にまたがっている
２ワードのビットブロック（データ）BITBが、ブロック
アドレスAd〜Ad＋２にまたがるように転送される場合で
ある。なお、ビットブロックBITBにおいて、Ａ〜Ｐは各
ビットを示し、ビットA,Iが第１及び第２ワードの最上
位ビットである。
そして、このビットブロックBITBをビットブロック転
送する場合には、 アドレスAsのビットA,BをアドレスAdに転送する。
すなわち、 −ｉ アドレスAsからビットA,Bを含む１ワードを読
み出すとともに、この読み出し時にその１ワードの左側
６ビットに対してマスク処理を行ってビットA,Bを得
る。
送する場合には、 アドレスAsのビットA,BをアドレスAdに転送する。
すなわち、 −ｉ アドレスAsからビットA,Bを含む１ワードを読
み出すとともに、この読み出し時にその１ワードの左側
６ビットに対してマスク処理を行ってビットA,Bを得
る。
−ii そのビットA,Bを、アドレスAdの１ワードのデ
ータの中側２ビットの位置までシフトする。
ータの中側２ビットの位置までシフトする。
−iii そのシフト結果とアドレスAdの１ワードとの
論理演算を行なう。
論理演算を行なう。
−iv その演算結果をアドレスAdに書き込む。
（以上の処理ｉ〜ivは、以下の転送時も同様である） ビットC,Dを転送する。
ビットＥ〜Ｈを転送する。
ビットI,Jを転送する。
ビットK,Lを転送する。
ビットＭ〜Ｐを転送する。
というように、転送元のワード境界，転送先のワード境
界及び転送するビットブロックBITBのワード境界にした
がってその転送するビットブロックBITBを区切って数ビ
ットづつ転送するものである。
界及び転送するビットブロックBITBのワード境界にした
がってその転送するビットブロックBITBを区切って数ビ
ットづつ転送するものである。
また、第５図に示すように、転送するビットブロック
BITBが２次元の大きさをもつ場合には、その２次元方向
について同様の処理を行う。
BITBが２次元の大きさをもつ場合には、その２次元方向
について同様の処理を行う。
文献：「日経エレクトロニクス」1986年３月24日号 〔発明が解決しようとする問題点〕 ところが、上述のビットブロック転送による場合に
は、第４図の１次元のビットブロックBITBのときで〜
の６回の転送を必要とするので、第５図のときには18
回（＝６×３）もの転送を必要としてしまい、転送の効
率が悪い。
は、第４図の１次元のビットブロックBITBのときで〜
の６回の転送を必要とするので、第５図のときには18
回（＝６×３）もの転送を必要としてしまい、転送の効
率が悪い。
この発明は、このような問題点を解決しようとするも
のである。
のである。
本発明は、転送元の各ビットブロック内の転送すべき
データを、少なくとも１ブロックアドレスのビット容量
を有し、Ｘ方向及びＹ方向の配列を有するレジスタに夫
々ラッチし、上記ラッチされたデータを転送先のメモリ
の各ビットブロック内に夫々書き込まれるべきデータの
配列と同じになるように、上記レジスタ内のデータをＸ
方向のバレルシフタ及びＹ方向のバレルシフタにて水平
方向、垂直方向にシフトし、上記レジスタ内のシフトさ
れたデータを上記レジスタより上記転送先のメモリに転
送すると共に、夫々のデータに対応したビットブロック
に書き込むビットブロックの転送方法である。
データを、少なくとも１ブロックアドレスのビット容量
を有し、Ｘ方向及びＹ方向の配列を有するレジスタに夫
々ラッチし、上記ラッチされたデータを転送先のメモリ
の各ビットブロック内に夫々書き込まれるべきデータの
配列と同じになるように、上記レジスタ内のデータをＸ
方向のバレルシフタ及びＹ方向のバレルシフタにて水平
方向、垂直方向にシフトし、上記レジスタ内のシフトさ
れたデータを上記レジスタより上記転送先のメモリに転
送すると共に、夫々のデータに対応したビットブロック
に書き込むビットブロックの転送方法である。
データの転送回数が減少する。
まず、第１図により１次元のビットブロックを転送す
る方法について説明しよう。
る方法について説明しよう。
同図Ａは、メモリ（１）の転送元のブロックアドレス
As〜As＋２及びここにストアされている転送されるべき
ビットブロックBITBを示し、これらは従来例との比較の
ため第４図と同じにしてある。また、転送先についても
同じとする。
As〜As＋２及びここにストアされている転送されるべき
ビットブロックBITBを示し、これらは従来例との比較の
ため第４図と同じにしてある。また、転送先についても
同じとする。
そして、同図Ｂに示すように、１ワードの容量を有す
るレジスタ（ラッチ）RGSTが設けられ、アドレスAsのビ
ットA,Bを含む１ワードのデータがレジスタRGSTに供給
される。この場合、ビットA,Bは、アドレスAsにおいて
右側２ビットに位置していたので、レジスタRGSTにおい
ても右側２ビットに位置することになる。また、アドレ
スAsの１ワードのデータのうち、ビットA,Bを除く左側
６ビットは不要なので、その１ワードをレジスタRGSTに
供給するとき、マスク処理を行ってもよい。
るレジスタ（ラッチ）RGSTが設けられ、アドレスAsのビ
ットA,Bを含む１ワードのデータがレジスタRGSTに供給
される。この場合、ビットA,Bは、アドレスAsにおいて
右側２ビットに位置していたので、レジスタRGSTにおい
ても右側２ビットに位置することになる。また、アドレ
スAsの１ワードのデータのうち、ビットA,Bを除く左側
６ビットは不要なので、その１ワードをレジスタRGSTに
供給するとき、マスク処理を行ってもよい。
次に、アドレスAs＋１の１ワードのデータ（ビットＣ
〜Ｊ）が読み出されるとともに、その右側２ビットI,J
にマスク処理が行われて左側６ビットＣ〜Ｈがレジスタ
RGSTに供給される。この場合、ビットＣ〜Ｈはアドレス
As＋１において左側６ビットに位置しているので、レジ
スタRGSTにおいても左側６ビットに位置することにな
る。したがって、同図Ｃに示すように、レジスタRGSTの
左側６ビットにはビットＣ〜Ｈが位置し、右側２ビット
にはビットA,Bが位置することになる。
〜Ｊ）が読み出されるとともに、その右側２ビットI,J
にマスク処理が行われて左側６ビットＣ〜Ｈがレジスタ
RGSTに供給される。この場合、ビットＣ〜Ｈはアドレス
As＋１において左側６ビットに位置しているので、レジ
スタRGSTにおいても左側６ビットに位置することにな
る。したがって、同図Ｃに示すように、レジスタRGSTの
左側６ビットにはビットＣ〜Ｈが位置し、右側２ビット
にはビットA,Bが位置することになる。
続いて、同図Ｄに示すように、レジスタRGSTのデータ
は、バレルシフタXSFTによりＸ方向（右方向）に６ビッ
トだけシフト（ローテート）されて（シフト量Sx＝６）
左側４ビットにビットＥ〜H,右側４ビットにビットＡ〜
Ｄが位置して取り出される。
は、バレルシフタXSFTによりＸ方向（右方向）に６ビッ
トだけシフト（ローテート）されて（シフト量Sx＝６）
左側４ビットにビットＥ〜H,右側４ビットにビットＡ〜
Ｄが位置して取り出される。
そして、このシフト出力のうち、右側４ビットＡ〜Ｄ
が転送先アドレスAdに供給される。この場合、不要な左
側４ビットＥ〜Ｈに対してマスク処理が行われるととも
に、ビットＡ〜ＤはバレルシフタXSFTから右側４ビット
として取り出されるので、同図Ｅに示すように、アドレ
スAdにおいてビットＡ〜Ｄは右側４ビットに位置するこ
とになる。
が転送先アドレスAdに供給される。この場合、不要な左
側４ビットＥ〜Ｈに対してマスク処理が行われるととも
に、ビットＡ〜ＤはバレルシフタXSFTから右側４ビット
として取り出されるので、同図Ｅに示すように、アドレ
スAdにおいてビットＡ〜Ｄは右側４ビットに位置するこ
とになる。
さらに、バレルシフタXSFTのシフト出力のうち、左側
４ビットＥ〜Ｈが転送先アドレスAd＋１に供給される。
この場合、不要な右側４ビットＡ〜Ｄに対してマスク処
理が行われるとともに、ビットＥ〜ＨはバレルシフタXS
FTから左側４ビットとして取り出されるので、同図Ｆに
示すように、アドレスAd＋１においてビットＥ〜Ｈは左
側４ビットに位置することになる。
４ビットＥ〜Ｈが転送先アドレスAd＋１に供給される。
この場合、不要な右側４ビットＡ〜Ｄに対してマスク処
理が行われるとともに、ビットＥ〜ＨはバレルシフタXS
FTから左側４ビットとして取り出されるので、同図Ｆに
示すように、アドレスAd＋１においてビットＥ〜Ｈは左
側４ビットに位置することになる。
したがって、以上の処理によりビットブロックBITBに
うち上位１ワード（ビットＡ〜Ｈ）がアドレスAs,As＋
１からアドレスAd,Ad＋１に転送されたことになる。
うち上位１ワード（ビットＡ〜Ｈ）がアドレスAs,As＋
１からアドレスAd,Ad＋１に転送されたことになる。
そして、ビットブロックBITBの下位１ワード（ビット
Ｉ〜Ｐ）も同図Ｇに示すように同様にしてアドレスAs＋
1,As＋２からアドレスAd＋1,Ad＋２に転送される。
Ｉ〜Ｐ）も同図Ｇに示すように同様にしてアドレスAs＋
1,As＋２からアドレスAd＋1,Ad＋２に転送される。
したがって、ビットブロックBITBは２回の転送により
すべてが転送されたことになり、これは従来の転送回数
６回に比べ全体として転送速度が３倍に高速化されたこ
とになる。
すべてが転送されたことになり、これは従来の転送回数
６回に比べ全体として転送速度が３倍に高速化されたこ
とになる。
第２図は２次元のデータをビットブロック転送する方
法を示す。
法を示す。
すなわち、同図Ａは転送元のブロックアドレス（Xs,Y
s）〜（Xs＋2,Ys＋２）とビットブロックBITBとの関係
を示し、これらはやはり第５図と同じにしてある。
s）〜（Xs＋2,Ys＋２）とビットブロックBITBとの関係
を示し、これらはやはり第５図と同じにしてある。
そして、同図Ｂに示すように、１ブロックアドレスの
ビット容量を有するレジスタ（ラッチ）RGSTが設けら
れ、第１図B,Cの場合と同様にしてアドレス（Xs,Ys）の
ビットA1〜B3が、レジスタRGSTのうち、アドレス（Xs,Y
s）のビット位置と同じビット位置に供給され、アドレ
ス（Xs＋1,Ys）のビットC1〜H3がレジスタRGSTの同じビ
ット位置に供給されるとともに、アドレス（Xs,Ys＋
１）のビットA4，B4がレジスタRGSTの同じビット位置に
供給され、さらに、アドレス（Xs＋1,Ys＋１）のビット
C4〜H4がレジスタRGSTの同じビット位置に供給される。
ビット容量を有するレジスタ（ラッチ）RGSTが設けら
れ、第１図B,Cの場合と同様にしてアドレス（Xs,Ys）の
ビットA1〜B3が、レジスタRGSTのうち、アドレス（Xs,Y
s）のビット位置と同じビット位置に供給され、アドレ
ス（Xs＋1,Ys）のビットC1〜H3がレジスタRGSTの同じビ
ット位置に供給されるとともに、アドレス（Xs,Ys＋
１）のビットA4，B4がレジスタRGSTの同じビット位置に
供給され、さらに、アドレス（Xs＋1,Ys＋１）のビット
C4〜H4がレジスタRGSTの同じビット位置に供給される。
次に、同図Ｃに示すように、レジスタRGSTのデータが
Ｘ方向のバレルシフタXSFTによりＸ方向（右方向）に６
ビットだけシフトされ（Ｘシフト量Sx＝６）、左側４ビ
ット群がビットA1〜D4、右側４ビット群がビットE1〜H4
のデータとして取り出され、さらに、同図Ｄに示すよう
に、そのシフト出力がＹ方向のバレルシフタYSFTにより
Ｙ方向（下方向）に３ビットだけシフトされて（Ｙシフ
ト量Sy＝３）取り出される。
Ｘ方向のバレルシフタXSFTによりＸ方向（右方向）に６
ビットだけシフトされ（Ｘシフト量Sx＝６）、左側４ビ
ット群がビットA1〜D4、右側４ビット群がビットE1〜H4
のデータとして取り出され、さらに、同図Ｄに示すよう
に、そのシフト出力がＹ方向のバレルシフタYSFTにより
Ｙ方向（下方向）に３ビットだけシフトされて（Ｙシフ
ト量Sy＝３）取り出される。
そして、同図Ｅに示すように、第１図E,Fの場合と同
様にして、そのシフト出力のうち、ビットA1〜D1がアド
レス（Xd,Yd）の同じビット位置に供給され、ビットE1
〜H1がアドレス（Xd＋1,Yd）の同じビット位置に供給さ
れるとともに、ビットA2〜D4がアドレス（Xd,Yd＋１）
の同じビット位置に供給され、ビットE2〜H4がアドレス
（Xd＋1,Yd＋１）の同じビット位置に供給される。
様にして、そのシフト出力のうち、ビットA1〜D1がアド
レス（Xd,Yd）の同じビット位置に供給され、ビットE1
〜H1がアドレス（Xd＋1,Yd）の同じビット位置に供給さ
れるとともに、ビットA2〜D4がアドレス（Xd,Yd＋１）
の同じビット位置に供給され、ビットE2〜H4がアドレス
（Xd＋1,Yd＋１）の同じビット位置に供給される。
したがって、以上の処理によりビットブロックBITBの
うち上位４ワード（ビットA1〜H4）がアドレス（Xs,Y
s）〜（Xs＋1,Ys＋１）からアドレス（Xd,Yd）〜（Xd＋
1,Yd＋１）に転送されたことになる。
うち上位４ワード（ビットA1〜H4）がアドレス（Xs,Y
s）〜（Xs＋1,Ys＋１）からアドレス（Xd,Yd）〜（Xd＋
1,Yd＋１）に転送されたことになる。
そして、ビットブロックBITBの下位４ワード（ビット
I1〜P4）の同図Ｇに破線で示すように同様にしてアドレ
ス（Xs＋1,Ys）〜（Xs＋2,Ys＋１）からアドレス（Xd＋
1,Yd）〜（Xd＋2,Yd＋１）に転送される。
I1〜P4）の同図Ｇに破線で示すように同様にしてアドレ
ス（Xs＋1,Ys）〜（Xs＋2,Ys＋１）からアドレス（Xd＋
1,Yd）〜（Xd＋2,Yd＋１）に転送される。
したがって、ビットブロックBITBはやはり２回の転送
によりすべてが転送されたことになり、これは従来の転
送回数18回に比べ全体として転送速度が９倍に高速化さ
れたことになる。
によりすべてが転送されたことになり、これは従来の転
送回数18回に比べ全体として転送速度が９倍に高速化さ
れたことになる。
第３図は上述のビットブロック転送を実現する回路の
一例を示し、（２），（３）は不要なビットにマスク処
理を行うためのALU,（４），（５）はブロックアドレス
用の加算回路である。
一例を示し、（２），（３）は不要なビットにマスク処
理を行うためのALU,（４），（５）はブロックアドレス
用の加算回路である。
そして、メモリ（１）のブロックアドレス（Xi,Yi）
として、転送元の先頭のブロックアドレス（Xs,Ys）が
加算回路（４），（５）に供給されるとともに、補助の
ブロックアドレス（ΔX,ΔＹ）として（0,0）が加算回
路（４），（５）に供給されて加算されたアドレス（X
s,Ys）が取り出され、このアドレス（Xs,Ys）がメモリ
（１）に供給されてアドレス（Xs,Ys）のデータ（ビッ
トA1〜B3）が読み出される。
として、転送元の先頭のブロックアドレス（Xs,Ys）が
加算回路（４），（５）に供給されるとともに、補助の
ブロックアドレス（ΔX,ΔＹ）として（0,0）が加算回
路（４），（５）に供給されて加算されたアドレス（X
s,Ys）が取り出され、このアドレス（Xs,Ys）がメモリ
（１）に供給されてアドレス（Xs,Ys）のデータ（ビッ
トA1〜B3）が読み出される。
そして、この読み出されたデータがALU（２）に供給
されるとともに、マスクデータMSKDがALU（２）に供給
されてメモリ（１）からのデータの不要なビットがマス
ク処理され、このマスク処理されたデータがレジスタRG
STにラッチされる。
されるとともに、マスクデータMSKDがALU（２）に供給
されてメモリ（１）からのデータの不要なビットがマス
ク処理され、このマスク処理されたデータがレジスタRG
STにラッチされる。
また、アドレス（Xi,Yi）をアドレス（Xs,Ys）に固定
したままで、アドレス（ΔX,ΔＹ）が順に（1,0），
（0,1），（1,1）と変化することにより、アドレス（Xs
＋1,Ys），（Xs,Ys＋１），（Xs＋1,Ys＋１）からそれ
ぞれのデータが読み出され、このデータがALU（２）に
よりマスク処理されてからレジスタRGSTに順にラッチさ
れる。したがって、レジスタRGSTには、第２図Ｂに示す
ようなビットA1〜H4がラッチされていることになる。
したままで、アドレス（ΔX,ΔＹ）が順に（1,0），
（0,1），（1,1）と変化することにより、アドレス（Xs
＋1,Ys），（Xs,Ys＋１），（Xs＋1,Ys＋１）からそれ
ぞれのデータが読み出され、このデータがALU（２）に
よりマスク処理されてからレジスタRGSTに順にラッチさ
れる。したがって、レジスタRGSTには、第２図Ｂに示す
ようなビットA1〜H4がラッチされていることになる。
そして、このレジスタRGSTのデータが、Ｘ方向のバレ
ルシフタXSFT及びＹ方向のバレルシフタYSFTを通じてAL
U（３）に供給されるとともに、このとき、Ｘ方向及び
Ｙ方向のシフト量Sx,SyのデータがシフタXSFT,YSFTに供
給される。したがって、ALU（３）には、第２図Ｄに示
すビット配列でデータが供給される。
ルシフタXSFT及びＹ方向のバレルシフタYSFTを通じてAL
U（３）に供給されるとともに、このとき、Ｘ方向及び
Ｙ方向のシフト量Sx,SyのデータがシフタXSFT,YSFTに供
給される。したがって、ALU（３）には、第２図Ｄに示
すビット配列でデータが供給される。
そして、ブロックアドレス（Xi,Yi）が転送先の先頭
アドレス（Xd,Yd）とされるとともに、、補助アドレス
（ΔX,ΔＹ）が（0,0）とされてメモリ（１）は（Xd,Y
d）がアドレスされ、ALU（３）からのデータがメモリ
（１）のアドレス（Xd,Yd）に書き込まれる。ただし、
このとき、ALU（３）にマスクデータMSKDが供給され、
不要なビットに対してマスク処理が行われる。
アドレス（Xd,Yd）とされるとともに、、補助アドレス
（ΔX,ΔＹ）が（0,0）とされてメモリ（１）は（Xd,Y
d）がアドレスされ、ALU（３）からのデータがメモリ
（１）のアドレス（Xd,Yd）に書き込まれる。ただし、
このとき、ALU（３）にマスクデータMSKDが供給され、
不要なビットに対してマスク処理が行われる。
さらに、アドレス（Xi,Yi）をアドレス（Xd,Yd）に固
定したままで、アドレス（ΔX,ΔＹ）が順に（1,0），
（0,1），（1,1）と変化することにより、ALU（３）を
通じてシフタYSFTから得られるデータが、アドレス（Xd
＋1,Yd），（Xd,Yd＋１），（Xd＋1,Yd＋１）にそれぞ
れ書き込まれる。したがって、もとのビットブロックBI
TBの上位１ワード群A1〜H4の転送が行われたことにな
る。
定したままで、アドレス（ΔX,ΔＹ）が順に（1,0），
（0,1），（1,1）と変化することにより、ALU（３）を
通じてシフタYSFTから得られるデータが、アドレス（Xd
＋1,Yd），（Xd,Yd＋１），（Xd＋1,Yd＋１）にそれぞ
れ書き込まれる。したがって、もとのビットブロックBI
TBの上位１ワード群A1〜H4の転送が行われたことにな
る。
そして、以後、ビットブロックBITBの下位１ワード群
I1〜P4についても同様にして転送される。
I1〜P4についても同様にして転送される。
こうして、この発明によれば、ビットブロック転送が
行われるが、この場合、特にこの発明によれば、１ブロ
ックアドレスのビット容量に等しいビット容量のレジス
タRGSTを設け、このレジスタRGSTに、転送元のビットブ
ロックBITBを、この転送元のブロックアドレス内におけ
るビット位置と同じビット位置となるようにラッチし、
そのラッチ出力を、転送先のブロックアドレス内におけ
るビット位置と同じビット位置となるようにシフトして
転送先のブロックアドレスに書き込んでいるので、ビッ
トブロックBITBの転送回数を少なくでき、結果として高
速の転送を実現できる。しかも、そのための構成は簡単
である。
行われるが、この場合、特にこの発明によれば、１ブロ
ックアドレスのビット容量に等しいビット容量のレジス
タRGSTを設け、このレジスタRGSTに、転送元のビットブ
ロックBITBを、この転送元のブロックアドレス内におけ
るビット位置と同じビット位置となるようにラッチし、
そのラッチ出力を、転送先のブロックアドレス内におけ
るビット位置と同じビット位置となるようにシフトして
転送先のブロックアドレスに書き込んでいるので、ビッ
トブロックBITBの転送回数を少なくでき、結果として高
速の転送を実現できる。しかも、そのための構成は簡単
である。
なお、例えば第２図において、（Xd,Yd）〜（Xd＋2,Y
d＋１）を転送元のブロックアドレス，（Xs,Ys）〜（Xs
＋2,Ys＋１）を転送先のブロックアドレスとすれば、第
２図Ｅ→Ｄ→Ｃ→Ｂ→Ａの順に処理を行ってビットブロ
ックBITBの転送を行うこともでき、すなわち、転送元か
らのビットブロックを転送先のビット位置に対応するよ
うにシフトしてからレジスタRGSTにラッチし、このラッ
チ出力を転送先にそのまま書き込むこともできる。さら
に、Ｘ方向のシフトとＹ方向のシフトとをレジスタRGST
の入力側と出力側とで別個に行うこともできる。また、
転送元あるいは転送先のブロックアドレスが、減少方向
に変化するときには、ΔＸ＝−1,ΔＹ＝−１などとすれ
ばよい。
d＋１）を転送元のブロックアドレス，（Xs,Ys）〜（Xs
＋2,Ys＋１）を転送先のブロックアドレスとすれば、第
２図Ｅ→Ｄ→Ｃ→Ｂ→Ａの順に処理を行ってビットブロ
ックBITBの転送を行うこともでき、すなわち、転送元か
らのビットブロックを転送先のビット位置に対応するよ
うにシフトしてからレジスタRGSTにラッチし、このラッ
チ出力を転送先にそのまま書き込むこともできる。さら
に、Ｘ方向のシフトとＹ方向のシフトとをレジスタRGST
の入力側と出力側とで別個に行うこともできる。また、
転送元あるいは転送先のブロックアドレスが、減少方向
に変化するときには、ΔＸ＝−1,ΔＹ＝−１などとすれ
ばよい。
さらに、画像データだけでなくROMに書き込まれてい
るデータをRAMに転送する場合などにも適用できる。
るデータをRAMに転送する場合などにも適用できる。
上述せる本発明によれば、転送元の各ビットブロック
内の転送すべきデータを、少なくとも１ブロックアドレ
スのビット容量を有し、Ｘ方向及びＹ方向の配列を有す
るレジスタに夫々ラッチし、上記ラッチされたデータを
転送先のメモリの各ビットブロック内に夫々書き込まれ
るべきデータの配列と同じになるように、上記レジスタ
内のデータをＸ方向のバレルシフタ及びＹ方向のバレル
シフタにて水平方向、垂直方向にシフトし、上記レジス
タ内のシフトされたデータを上記レジスタより上記転送
先のメモリに転送すると共に、夫々のデータに対応した
ビットブロックに書き込むので、簡単な構成で、ビット
ブロックの転送回数を少なくして高速の転送を実現でき
るといった効果がある。
内の転送すべきデータを、少なくとも１ブロックアドレ
スのビット容量を有し、Ｘ方向及びＹ方向の配列を有す
るレジスタに夫々ラッチし、上記ラッチされたデータを
転送先のメモリの各ビットブロック内に夫々書き込まれ
るべきデータの配列と同じになるように、上記レジスタ
内のデータをＸ方向のバレルシフタ及びＹ方向のバレル
シフタにて水平方向、垂直方向にシフトし、上記レジス
タ内のシフトされたデータを上記レジスタより上記転送
先のメモリに転送すると共に、夫々のデータに対応した
ビットブロックに書き込むので、簡単な構成で、ビット
ブロックの転送回数を少なくして高速の転送を実現でき
るといった効果がある。
第１図，第２図はこの発明の一例を示す線図、第３図〜
第５図はその説明のための図である。 RGSTはレジスタ、XSFT,YSFTはバレルシフタである。
第５図はその説明のための図である。 RGSTはレジスタ、XSFT,YSFTはバレルシフタである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島田 俊之 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭60−7678（ＪＰ，Ａ)
Claims (1)
- 【請求項１】転送元の各ビットブロック内の転送すべき
データを、少なくとも１ブロックアドレスのビット容量
を有し、Ｘ方向及びＹ方向の配列を有するレジスタに夫
々ラッチし、 上記ラッチされたデータを転送先のメモリの各ビットブ
ロック内に夫々書き込まれるべきデータの配列と同じに
なるように、上記レジスタ内のデータをＸ方向のバレル
シフタ及びＹ方向のバレルシフタにて水平方向、垂直方
向にシフトし、 上記レジスタ内のシフトされたデータを上記レジスタよ
り上記転送先のメモリに転送すると共に、夫々のデータ
に対応したビットブロックに書き込むことを特徴とする
ビットブロックの転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314921A JP2531162B2 (ja) | 1986-12-25 | 1986-12-25 | ビツトブロツクの転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314921A JP2531162B2 (ja) | 1986-12-25 | 1986-12-25 | ビツトブロツクの転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63163549A JPS63163549A (ja) | 1988-07-07 |
| JP2531162B2 true JP2531162B2 (ja) | 1996-09-04 |
Family
ID=18059247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314921A Expired - Lifetime JP2531162B2 (ja) | 1986-12-25 | 1986-12-25 | ビツトブロツクの転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531162B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607678A (ja) * | 1983-06-25 | 1985-01-16 | Fujitsu Ltd | メモリ構成方式 |
-
1986
- 1986-12-25 JP JP61314921A patent/JP2531162B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63163549A (ja) | 1988-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |