JPH03214368A - 塗りつぶし回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、変化点データから把握される変化点の間の領
域を塗りつぶす回路、さらにはアウトラインフオン１へ
若しくはベクトルフオンｌ・に基づいて規定される輪郭
の内部を塗りつぶすための塗りつぶし回路に関し、例え
ばレーサビームプリンタ、液晶プリンタ、ＬＥＤプリン
タなとのページプリンタや、ＣＲＴ、プラズマ、液晶な
どを用いたビットマップナィスプレイのための画像処理
システムに適用して有効な技術に関するものである。 〔従来の技術〕 ビットマップメモリにパターン描画を行うために用いら
れるフォンｈデータの表現形式としてはパターンをトッ
トマトリクスで表現したトソトフォント形式がある。こ
のドットフォント形式はフォントデータそれ自体が画素
対応のドソトマトリクス的表現とされるためデータの扱
いが簡単で、しかもフォントデータに基づくパターンを
高速に描画することができる。しかしながら、任意角度
への回転が難しく、さらにはドット密度が低いと拡大表
示に際してパターンの輪郭が凹凸になり、また、ドット
密度を増やすと、データ量が著しく増大してしまう。 そこで、パターンの輪郭を線の焦合として定義するよう
なデータ構造を持つアウトラインフォントデータに基づ
いて描画を行う所謂ベクトルグラフィックスのような手
法を採用することにより，パターンの輪郭が凸凹になっ
たり、データ量が増大するという問題を解消することが
できる。 例えば上記アウトラインフォントデータは、短線ベクト
ル、円弧、スプライン曲線、八ツェール曲線などの自由
曲線や直線などの線の種類を示す情報と、その点や終点
さらにはその他制御点の情報などを含み、これによって
フォントの輪郭が定義される。 このようなアウトラインフォントデータに基づいてアウ
トラインフォント描画を行う場合には、所定のアウトラ
インフォントデータに基づいてフレームバッファメモリ
もしくはイメージメモリのようなビットマップメモリに
図形や文字などのパターンデータもしくはビットマップ
データを作成する処理が行われる。 ここでアウトラインフォントデータの展開から塗りつぶ
しに至る処理の一例について説明する。 例えば文字Ａを表すアウトラインフォントデータは，第
１４図に示されるように輪郭の節点Ｐ０〜Ｐよ、に対応
する一群の座標点をフラグや識別コードと共に有する。 アウトラインフォントデータの展開から塗りつぶしに至
る処理は、例えば第１５図に示されるように、アフイン
変換、ライン発生、塗りつぶし（ＦＩＬＬ）．及びビッ
トブロック転送（ＢＩＴＢＬＴ）の各処理から成る。前
記アフイン変換は、例えばＣＰＵがアウトラインフォン
トメモリから所要のアウトラインフォントデータを読み
込んで、そのアウトラインフォントデータをマトリクス
演算によって拡大や縮小さらには回転などを行う処理で
ある。ライン発生は、例えばアフイン変換されたデータ
の節点を非水平ラインで結ぶ処理であり、プレゼンハム
のアルゴリズムなどに従って行われる。前記アフィン変
換からライン発生に至る処理で得られた輪郭の節点と非
水平方向の輪郭ラインは、ワークメモリの所要領域例え
ば３２Ｘ３２ドット分の領域に２値データとして格納さ
れる。 この２値データは、例えば水平方向に１６ビット単位で
読み出されて゛前記塗りつぶし処理に供されることにな
り、当該データが、塗りつぶしの始点及び終点を特定す
る変化点データとされる。 前記塗りつぶし処理は、例えば第１６図に示されるよう
に、ＦＩＬＬ用データ即ち変化点データがワークメモリ
から読み出され、始点と終点間に位置するピットデータ
を反転させるようなＦ　Ｉ　ＬＬ処理が行われる。ＦＩ
ＬＬ処理されたデータは再びワークメモリに戻される。 このような処理が全ての変化点データに対して施される
。これにより、ドットフォントと同様に、図形や文字の
内部が塗りつぶされた２値パターンデータが形成される
。 前記ビットブロック転送は、第１７図に示されるように
、塗りつぶし処理れた２値パターンデータをワークメモ
リ上の所望のビット境界から読み出し、フレームバッフ
ァの所定アドレスにブロック転送して書き込む処理であ
る。 前記塗りつぶし処理はＣＰＵなどがその動作プログラム
に従って行うことができるが、その処理に必要なＣＰＵ
もしくはソフトウェアの負担を軽減して処理の高速化を
図る目的で、当該塗りつぶし処理を専用ハードウェアに
よって行う技術が従来提供されている。 このような技術について記載された文献の例としては、
特開昭６３−１８４１７６号公報を挙げることができる
。 同号公報に記載される塗りつぶし回路は，第１８図に示
されるように、ｎビットの変化点データをラッチする入
力データレジスタ１と、ｎ＋１ビットの入力Ｉ。〜Ｉｎ
に対して，ｎ＋１ビットの出力０。〜Ｏｎを得る組合せ
回路２と、この組合せ回路２の最終ビットＯｎを取り込
んで、次回の前記組合せ回路２の入力人力Ｉ０にする遅
延回路３とを備える。前記組合せ回路２の入力■１〜丁
ｎは、前記データレジスタ１の並列出力とされ、これを
受けて２、前記組合せ回路２は、０，　　＝Ｉ。 Ｏ，　　＝Ｉｏ■■１ ？２−丁。■■■■工２ Ｏｎ＝　　Ｉｏ■■１■Ｉ　２−■Ｉｎ−，■１０なる
出力Ｏ。〜○ｎを得るようにされ、その内のＯｏ〜Ｏｎ
−，を今回の塗りつぶしデータとして出力するように構
成される。例えばその組合せ回路２は、第１９図に示さ
れるように複数個の排他的論理和ケート４を含んで構成
される。 〔発明が解決しようとする課題〕 本発明者は第１８図に示されるような塗りつぶし回路に
ついて検討したところ、変化点データをその回路に通す
と、先頭の論理１のビットが不所望に反転されることを
見出した。即ち、第２０図に示されるように、例えば（
Ａ）の第２列目の１２ヒットのデータａが第１８図の回
路を通ると、六力■３に対応する出力０２（図において
６で示される）が（Ｂ）に示されるように反転される。 したがって、塗りつぶし回路で塗りつぶされたデータに
対しては、（Ｃ）の●印で示されるように、不所望に反
転されたビットをその後で再び元に戻す処理が必要にな
る。このような処理を行うには、ＣＰＵなどが（Ｂ）に
示されるデータを再び読み込んで、論理反転するビット
位置を検出したりしなければならず．ＣＰＵやソフトウ
ェアに対する負担の軽減や高速処理が不充分であった。 さらに本発明者は、変化点データに含まれる塗りつぶし
の始点と終点が一致する場合、そして前記アフィン変換
による縮小により本来分離されるへき輸郭が複数のドッ
トを共有するに至る場合の処理の確実性などの点につい
ても考慮した塗りつぶし回路の必要性を見出した。 本発明の目的は、塗りつぶしの始点及び（又は）終点を
含む変化点データに対する塗りつぶし処理においてビッ
トが不所望に反転することを防止して、ＣＰＵなどやソ
フトウェアに対する負担の軽？並びに高速処理を充分に
達成することができる塗りつぶし回路を提供することに
ある。 また、本発明の別の目的は、変化点データに含まれる塗
りつぶしの始点と終点が一致する場合や、曲記アフィン
変換による縮小により本来分離されるへき１陥郭が同一
ドットを共有するに至る場合の塗りつぶし処理の確゛実
性を保証することができる塗りつふし回路を提供するこ
とにある。 本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。 （１）．第ＩＡ図に示されるように、塗りつぶしの始点
及び終点を含むｎビットの変化点データを入力するゲー
ト回路１００と、ｎ＋１ビットの六カエ。〜Ｔｎに対し
て、ｎ＋１ビットの出力Ｏ■〜Ｏｎ＋，を得る組合せ回
路１０１と、組合せ回路の最終ビノトＯｎ＋、を取り込
んで、次のｎビットの？化点データの入力に際して出力
を組合せ回路１０１の入力Ｉ０にする遅延回路１０２と
を備えて構成される。 このとき、前記組合せ回路１０１の入力■■〜Ｉｎは前
記ゲート回路１００の出力とされ、また、前記組合せ回
路１０１は、 ０１＝工。十■、 ０２　＝（Ｉ。Φ丁■）＋■２ ０，　　＝（Ｉ。■■■■Ｉ２）＋Ｉ１？ｎ　　＝（１
。■工、■■２・・■Ｉｎ−１）＋ＩｎＯｎ＋１＝　　
Ｉ。■■、■Ｉ２・・・■Ｔ　ｎ−、■Ｉｎなる出力０
１〜Ｏｎ＋■を得るようにされる。そして，それら出力
のうち、Ｏエ〜○ｎをｎビットの変化点データにはｎビ
ットのサポートデータＳ１〜Ｓｎものである。 ここで、アフィン変換による縮小により本来分離される
へき輸郭が複数個の同一ドットを共有して途中でつなが
ってしまうような場合に、その部分で塗りつぶし処理の
確実性を保証するには、第？Ａ図に示されるように、組
合せ回路１０４にはｎビットのサポートデーＳエ〜Ｓｎ
も供給するようにする。このとき、２、前記組合せ回路
１０４は、Ｑ，＝　　Ｉｏ＋Ｉ１＋８１ ０■＝（■ｏΦＩ■）＋１２＋Ｓ． ０３＝（Ｉ。■■、■Ｉ２）＋　Ｉ３＋　Ｓ，？ｎ＝（
Ｉ。■工，■Ｉ　２−・・■Ｉｎ−１）十Ｉｎ＋ＳｎＯ
ｎ＋．＝　　　Ｉ　。■　Ｉ　■■　Ｉ２・・・■　Ｉ
　ｎ−、■　Ｉｎなる出力Ｏエ〜Ｏｎ＋■を得る。そし
て、それら出力のうち、Ｏエ〜Ｏｎをｎビットの変化点
データにはｎビットのサポートデータＳ１〜Ｓｎもので
ある。 （２）．第３Ａ図に示されるように、塗りつぶしの始点
及び終点を含むｎビットの変化点データを入力するゲー
ト回路２００と、ｎ＋１ビットの入力■。〜Ｉｎに対し
てｎビットの出力０■〜Ｏｎを得る組合せ回路２０１と
、この組合せ回路２０１の入力Ｉ。を初期レベルに固定
するラッチ回路２０２とを備えて構成される。 ？のとき，前記組合せ回路２０１の入力■、〜Ｉｎは前
記ゲート回路２００の出力とされ、また、前記組合せ回
路２０１は、 Ｏエ＝　　Ｉｏ＋Ｉ、 ０２＝（Ｉ。■■１）十工２ ０■＝（Ｉ。■■■■Ｉ２）＋Ｉ， ？ｎ＝（Ｉ。■■１Φ■２・・・■Ｉｎ−、）＋Ｉｎな
る出力０■〜Ｏｎを得るようにされる。そして，前記出
力０１〜Ｏｎをｎビットの変化点データにはｎビットの
サポートデータＳ１〜Ｓｎように構成される。 ここで、アフイン変換による縮小により本来分離される
へき輸郭が複数個の同一ドットを共有して途中でつなが
ってしまうような場合に、その部分で塗りつぶし処理の
確実性を保証するには、第４Ａ図に示されるように、組
合せ回路２０３にはｎビットのサポートデータＳ１〜Ｓ
ｎも供給するようにする。このとき、２、前記組合せ回
路２０３は、○、＝　工。＋■、＋Ｓエ ○２＝（■ｏＯ■１）十Ｉ２＋８２ ０＝”（　Ｉｏ■工、■Ｉ２）十Ｉ３＋Ｓ３？ｎ＝（Ｉ
。■Ｉ，ΦＩ　２−・・ΦＩｎ−１）＋　Ｉｎ＋　Ｓｎ
なる出力０１〜Ｏｎを得るようにされる。そしてそれら
出力Ｏエ〜Ｏｎをｎビットの変化点データに対する塗り
つぶしデ゛一夕として出力するものである。 （３）．第５Ａ図に示されるように、塗りつぶしの始点
含むｎビットの第１変化点データと塗りつぶしの終点含
むｎビットの第２変化点データとが１ビットづつ順次交
互に配列されて入力されるゲート回路３００と、２ｎ＋
１ビットの入力■。〜Ｉ２ｎに対して，２ｎ＋１ビット
の出力Ｏ■〜０２ｎ＋１を得る組合せ回路３０１と、こ
の組合せ回路３０１の最終ビット０２ｎ＋、を取り込ん
塗りつぶしの終点含むｎビットの変化点データの入力に
際して出力を組合せ回路３０１の入カエ。にする遅延回
路３０２とを備えて構成される。 前記組合せ回路３０１の入力Ｉ■〜Ｉｎｎは前記？ート
回路３００の出力とされ、 せ回路３０１は、 Ｏ■　＝　工。十Ｉ１ ０２　＝　１２ ０３　＝（○■■Ｉ２）＋Ｉ， ０４　＝　■， Ｏ，　＝（○，■Ｉ４）＋■５ また、 前記組合 ０６　　＝Ｉ， Ｏ７　　＝（０５■Ｉ６）＋Ｉ７ ？■ｎ　　＝　　Ｉ２ｎ Ｏ２ｎ＋■＝　ｏ■ｎ−、■Ｉ２ｎ なる出力○■〜０２ｎ＋■を得るようにされる。そして
，それら出力のうち、奇数番目の各ビット０１〜０　２
ｎ−、をｎビットの変化点データに対する塗りつぶしデ
ータとするものである。 尚、上記夫々の手段において、■は排他的論理和、＋は
論理和を意味する。 〔作　用〕 上記手段によれば、例えば第６図に示されるように、１
３によって示されるようなワークメモリなどの所定矩形
領域のデータを第１行目Ｒ１から第７行目Ｒ７まで行単
位で順次塗りつぶし回路１４に通すことにより、１５に
よって示されるようなページメモリなとの所定領域に塗
りつぶし処理の施されたテータか格納されることになる
。この作用を１二記各手段に゜対応させて説明する。尚
、以下の作用説明において、入力Ｉｉにおける論理１の
テータビノ１〜は変化点を意味し、八力■１におけろ論
理Ｏのテータビソトは非変化点を膚、味する。 また、出力０１における論理１のテータビノ１〜は黒の
画素データに対応され、出力Ｏｉにおける論理○のテー
タビノトは白の画素データに対応されるものとする。 （１）．ワークメモリなどの矩形領域における１行分の
データに、ｎビノトの変化点データが２組即ち２ワート
分含まれる場合に、第ＩＢ図を参照しながら第ＩＡ図に
示される塗りつぶし回路の作用を説明する。 塗りつぶし処理に際して六力■は例えば論理Ｏに初期化
される。ｎビットの第１ワード目の変化点データに対応
して入力■、〜Ｉｎが組合せ回路ｌｏｔに供給されると
、上記組合せ回路１０１の論理に従って、例えば塗りつ
ぶしの始点に対応する論理１の六力Ｉ２に応ずる出力０
２〜Ｏｎが論理１として出力される。即ち、各出力○、
〜Ｏｎは入力王、〜Ｉｎに対する論理和項を有するから
、塗りつぶし開始点に対応する出力は論理１として出力
される。また、各出力０１〜Ｏｎは対応する入力よりも
下位側の夫々の入力に対する排他的論理和項を有する。 したがって、その排他的論理和項の結果は、入力Ｌ（論
理１の塗りつぶし開始点）を受ける排他的論理演算項の
直前まで論理０にされ、それより上位の入カエ，に応答
する排他的論理和項の結果は、当該入力が塗りつぶし終
点を意味する論理１にされるまで論理１を維持する。 第ＩＢ図の説明に従えば、入力Ｉｎは論理０であるから
、これに応答する排他的論理和項の結果に等価な出力ｏ
ｎ÷、は論理１を維持して遅延回路１０２に供給される
。 次いで、ｎビットの第２ワード目の変化点データに対応
して入力１１〜Ｉｎが組合せ回路１０１に供給されると
、遅延回路１０２の出力Ｉｏが論理１にされている結果
，第２ワード目の入力に対する各排他的論理和項にも第
１ワート目の入力の状態か反映され、第２ワート目にお
いて塗りつぶし終点を意味する論゜理１の入力Ｉｎ−２
に応ずる排他的論理和項まてが論理１を維持し、それよ
りも１二位側入力に対する出力は論理Ｏにされる。 これにより、塗りつぶし開始点工２を含む第１ワーＩヘ
目、そして塗りつぶし終点Ｉｎ−２を含む第２ワート目
の変化点データは、出力０２〜Ｏｎが論理１にされた第
１ワート目と出力○、〜Ｏｎ−が論理１にされた第２ワ
ード目とから成る塗りつぶしデートに変換される。 第ＩＡ図に示される回路構成は上記作用から明らかなよ
うに塗りつぶしの始点と終点との間を塗りつぶすもので
あり、始点及び終点が複数組あればその間のビノトは塗
りつぶしされない。 第２Ａ図に示される塗りつぶし回路は変化点デ？夕に塗
りつぶしの始点や終点などの論理１のデタビソトが不所
望に混在された場合、すなわち、アフイン変換による縮
小により本来分離されるへき輸郭が複数個の同一ドット
を共有して途中でつながってしまうような場合に、その
部分て塗りつぶしが行われないことを防止するための構
成である。この第２Ａ図の塗りつぶし回路の作用を第２
Ｂ図に従って説明する。 例えば第ＩＢ図と同様の範囲で塗りつぶしを行いたいと
き、第１ワード目の変化点データに応ずる入力Ｉｎ−い
そして第２ワード目の変化点データに応ずる入力■２が
夫々不所望に論理１になっているとする。このとき、第
２Ａ図の各出力０１〜ＯｎにはサポートデータＳ。−Ｓ
ｎの論理和項が含まれるから、第ＩＢ図の場合と同様の
塗りつぶし結果が得られる。 （２）．第３Ａ図、及び第４Ａ図に示される塗りつぶし
回路は、第ＩＡ図及び第２Ａ図において出力Ｏｎ＋■を
帰還させない構造になっている。即ち、それら塗りつぶ
し回路は、第６図に示されるような各行のデータピット
数がｎビット以下のデータに対してのみ塗りつぶし可能
にされている。第３Ｂ図及び第４Ｂ図には、ワークメモ
リなどの矩形領域における１行分のデータがｎビットで
ある場合にその１行分のデータを変化点データとして処
理する場合の塗りつぶし例が示されている。したがって
同図からも明゛らかなように、出力Ｏｎ＋、を帰還させ
ないという点を除いてそれら塗りつぶし回路は第ＩＡ図
及び第２Ａ図の塗りつぶし回路と同様に作用する。 （３）．上記各手段の塗りつぶし回路は、塗りつぶしの
始点と終点との間を塗りつぶすものであり、両者が一致
しているようなフォントを対象にする場合には正確な塗
りつぶしを行うことができない。 第５Ａ図に示される塗りつぶし回路はそのような場合に
も対処可能にされる。 先ず塗りつぶしの始点と終点が異なる場合の作用を第５
Ｂ図をも参照しながら説明する。 第５Ｂ図において２ビット目に塗りつぶし始点を有する
ｎビットの第１変化点データと、ｎ−１？ント目に塗り
つぶし終点を有するｎビットの第２変化点データとを含
む転送データがゲート回路３００を介して組合せ回路３
０１に供給されると、各出力０■〜０２ｎは対応入力■
■〜Ｉ，ｎに対する論理和項を有するから、塗りつぶし
始点に対応するビット■３を入力として形成される出力
０３が論理１出力を採り、且つ、塗りつぶし終点に対応
するビットＩ２ｎ−２を入力として形成される出力０，
ｎ２が論理１出力を採る。そして、そして、組合せ回路
３０１の奇数番［Ｉの出力はその下位側直前の２個の出
力に対する排他的論理和項を有するから、塗りつぶし始
点に対応するビット■３を入力として形成される出力０
３が論理１出力を探ると、塗りつぶし終点に対応するビ
ットＩ　２ｎ−ｚを入力として形成される論理１の出力
０　２　ｎ　−　２までの奇数番目の出力が論理１にさ
れる。したがって、奇数番目の各ビノトＯ■〜０２ｎ−
、をｎビッ１・の変化点データに対する塗りつぶしデー
タとして出力されることにより、第２ビット目から第ｎ
　−　１ピント目までが塗りつぶされた画素データを得
る。 ？に塗りつぶしの始点と終点位置が一致する場合の作用
を第５Ｃ図をも参照しながら説明する。 第５Ｃ図において２ビット目に塗りつぶし始点を有する
ｎビットの第１変化点データと、２ビット目に塗りつぶ
し終点を有するｎビットの第２変化点データとを含む転
送データがゲート回路３００を介して組合せ回゛路３０
１に供給されると、組合せ回路の上記論理に従って３ビ
ット目及び４ビット目の出力０，，０４が論理１にされ
、その結果、奇数番目の出力ビット○、〜０■ｎ−、の
うち下位側から２番目の１ビットだけが論理１にされた
ｎビットの塗りつぶし画素データを得る。 〔実施例〕

【画像処理システム】

第７図は本発明に係る塗りつぶし回路を適用した一実施
例システムが示される。このシステムは、特に制限され
ないが、レーザビームプリンタのための画像処理システ
ムである。 この画像処理システムは、特に制限されないが、システ
ム全体の制御を司るマイクロプロセッサ（以下単にＭＰ
Ｕとも記す）１０、このマイクロプロセッサ１０に対し
てコブロセッサとして位置付けられていて浮動小数点演
算を行うフローティングポイントプロセッシングユニッ
ト（以下単にＦＰＵとも記す）１１、ＲＯＭ　（リード
・オンリ・メモリ）から成るようなアウトラインフォン
トメモリ１２、Ｍ　Ｐ　Ｕ　１　０の作業領域若しくは
データの一時記憶領域などとして利用されるワークメモ
リ１３、塗りつぶし回路１４、Ｒ　Ａ　Ｍでなるような
ページメモリ１５、レーザビームプリンタ１６、及びバ
ス１７を含む。 この画像処理システムにおいて、アウトラインフォント
データによって規定される輪郭の内部を塗りつぶしてペ
ージメモリ１５に文字や図形を描画するには、例えばＣ
ＰＵＩＯがアウトラインフォントメモリ１２から所要の
アウトラインフォントデータを読み出して、そのアウト
ラインフォントデータをＣＰＵＩＯ又はＦＰＵＩＩがマ
トリクス演算処してフォントの拡大または縮小さらには
回転などのようなアフィン変換処理を行う。この演算処
理ではワークメモリ１３の所定の矩形領域か作業領域と
して割り当てられ、この作業領域に当該フォントの輪郭
を規定する節点の位置が２値情報によって特定される。 例えば当践作業領域において節点の位置には論理１のビ
ットが配置され、それ以外のデータは論理Ｏとされる。 このアフィン変換゛に次いて、Ｃ　Ｉ）　Ｕ　Ｉ　Ｏ又
はＦＰ　ｔ；　１　］は前記アフィン変換されたデータ
の節点を非水平ラインで結ぶように論理Ｏのピントを論
理１に反転させるようなライン発生処理を行う。 例えは文字八のアウ１−ラインフォントを処理対象とす
る場合、前記アフィン変換ならびにライン発生処理でワ
ークメモリ１３の矩形作業領域に得られろデータ　（Ｆ
ＩＬＬ用データ又は塗りつふし用テータとも記す）の−
・例は第６図に示される。 １・Ｉ　Ｌ　Ｉ、川テータに対してはその輪郭内部の塗
りつ７示し処理とペーシメモリ１５へのヒノトブロック
転送か行われるか、塗りつぶし処理はワークメモリ１３
上のＦ　Ｉ　Ｌ　Ｌ用データを塗りつぶし回路１４を通
してページメモリ１５にヒソｌ−プロソク転送する途」
二で自動的に行われる。 この処理手順（Ｆ　Ｉ　ＬＬ−Ｂ　Ｉ　ＴＢ　ＬＴ）の
一例は第８図に示される。即ち、ＭＰＵＩＯがＦＩＬＬ
用データをワークメモリ１３の所定矩形領域から読み込
み、転送先アドレスの演算を行って，そのＦＩＬＬ用デ
ータをページメモリ１５の所定アドレスに向けて転送す
る。この処理は少なくとも１個の文字又は図形のための
ＦＩＬＬ用データの転送処理が終了されるまで繰り返さ
れる。したがって、第６図に従えば、文字ＡのＦ　Ｉ　
Ｌ　Ｌ用テタか塗りつぶし回路１４を通ることにより、
文字Ａの輪郭内部が塗りつぶされた画素単位のバタンか
ページメモリ１５に描画される。これにより、ＭＰ　Ｔ
Ｊ　Ｉ　Ｏは塗りつぶしのための専用ソフトウェア処理
を行わずに済む。 尚、第７図のシステム構成例において塗りつぶし回路１
４はバス１７とページメモリ１５のデータ入力端子との
間に配置されているが，これをページメモリ１５に内蔵
させ、又はＭＰＵＩＯに内蔵させてもよい。 ？に前記塗りつぶし回路１４の詳細な一例を説明する。 ［第ＩＡ図対応塗りつぶし回路］ 第９図には第１Ａ図に対応する塗りつぶし回路の一実施
例が示される。 同図に示される塗りつぶし回路は、塗りつぶしの始点及
び終点を含，むｎビットの変化点データを入力する入力
ゲート回路１００と、ｎ＋１ビットの六カエ。〜Ｉｎに
対して、ｎ＋１ピントの出力０１〜Ｏｎ＋、を得る組合
せ回路１０１と、この組合せ回路の最終ビット○ｎ＋■
を取り込んで、次のｎヒノｌ一の変化点データの入力に
際して出力を阻合せ回路の人カエ。にする遅延回路１０
２と、塗りつふしテータを外部に出力する出力ゲート回
路］０３とを備えて構成される。 前記組合せ回路１０１−の入力■、〜Ｉｎは前記ゲート
回路１００の出力とされる。 また、前記組合せ回路１０１は、複数個の２人力型排他
的論理和ゲート１１０及び２人力型論理和ケート１１１
によって構成され、 ？■　　＝　　１：，＋Ｉ， ０２　＝（Ｌ■Ｉ、）＋Ｉ２ ０，　　＝（Ｉ，■工■■Ｉ２）＋Ｉ，？ｎ　　＝（Ｉ
。■■■■■２・■Ｉ　ｎ−、）＋　Ｉ　ｎＯｎ＋、＝
　王。■工，■■２・・・■Ｉｎ−１■Ｉｎなる出力Ｏ
■〜Ｏｎ＋■を？与るようにされる。ここで■は排他的
論理和を意味し、十は論理和を意味する。そして、それ
ら出力のうち、○■〜Ｏｎをｎビットの変化点データに
はｎビットのサポートデータＳ１〜Ｓｎ。 前記入力ゲート回路１００は制御信号φ１によってスイ
ッチ制御される複数個のスイソチゲート１１２によって
構成される。前記出力ゲート回路１０３は制御信号φ２
によってスイッチ制御される複数個のスイッチゲート１
１３によって構成される。前記制御信号φ１，φ２は、
特に制限されないが、ノンオーバラップ２相クロック信
号とされる。 前記遅延回路１０２は、特に制限されないが、制御信号
φ２によってスイッチ制御されることにより出力Ｏｎ＋
１を取り込むスイッチゲート１１４．スイッチゲート１
１４の出力及びリセット信号ＲＥＳＥＴを２人力とする
論理積ゲート１１５、論理積ゲート１１５の出力を反転
するインハータ１１６、及びクロツク同期型のＲＳフリ
ノプフロンプ１１７によって構゛成される。 前記ＲＳフリップフ口ップ１１７は、リセット端子Ｒに
インバータ１１６の出力を受けると共に２そのセット端
子Ｓに論理積ゲート１１５の出力を受け、出力端子Ｑか
らビノト■。を出力する。このＲＳフリソプフ口ップ１
１７の状態は制御信号φ１の変化に同期される。 次に第９図の塗りつぶし回路の作用を説明する。 例えばｎビットの変化点データを８ビットとする。この
とき、例えば第６図に示されるように、ワークメモリ１
３の所定矩形領域のデータの第１行目Ｒ１の１６ビット
を塗りつぶす場合、第１番目の変化点データ［０１００
００００］が塗りつぶし回路１４に通され、次いで第２
番目の変化点データ［００００００１０］が塗りつぶし
回路１４に通される。これにより、塗りつぶし回路１４
を通してページメモリ１５に書き込まれる第１行目Ｒ１
のデータは、［００００００１１１１００００００１と
される。尚、組合せ回路における塗りつぶしの論理作用
については第ＩＡ図及び第ＩＢ図に基づいて詳細に説明
してあるのでここではその説明を省略する。 また，塗りつぶしの為のＦ　Ｉ　Ｌ　Ｌデータのビット
ブロック転送は第６図に示されるような各行２回に分け
て行う場合に限定されないる例えば、第６図において右
側半分を第１行目Ｒ１から第７行［Ｉ　Ｒ　７まで最初
に転送し、次いて左側半分を第１行目Ｒ１から第７行目
Ｒ７まで転送してもよい。 この場合には、データ転送毎にＲＳフリップフロソプが
リセッ１−される。最終出力ピントＯｎ＋，の情報が次
行の塗りつぶし処理に影響を与えないようにするためで
ある。 ［第２Ａ図対応塗りつぶし回路】 第１０図には第２Ａ図に対応する塗りつぶし回路の一実
施例が示される。 アフィン変換による縮小により本来分雛されるべき輪郭
が複数個の同一ドットを共有して途中でつながってしま
ったような場合に、その部分で塗りつぶし処理の確実性
を保証するには、第１０図に示されるように、組合せ回
路１０４にはｎビソトのサポートデーＳ゛、〜Ｓｎも供
給され、これにしたがって３人力型論理和ゲート１４０
が採用される。このとき、２、前記組合せ回路１０４は
、○、＝　Ｉｏ十■、＋Ｓエ ０２＝（Ｉｏ■■、）＋１２＋８２ ０，＝（Ｉｏ■■、Φ工２）十工，＋８３？ｎ＝（Ｉ。 ■■、■Ｉ　２−＝■Ｉ　ｎ−１）＋　Ｉ　ｎ十Ｓ　ｎ
Ｏｎ＋、＝　　Ｉｏ■Ｉ，■工２・・・■Ｉ　ｎ−■■
Ｉｎなる出力００〜Ｏｎ＋、を得る。そして、それら出
力のうち、Ｏ■〜Ｏｎをｎビットの変化点データにはｎ
ビットのサポートデータＳ１〜Ｓｎものである。尚、そ
の他の構成は第９図と同じである。 第９図に示される回路構成は塗りつぶしの始点？終点と
の間を塗りつぶすものであり、始点及び終点が複数組あ
ればその間のビットは塗りつぶしされない。 第１０図に示される塗りつぶし回路は変化点データに塗
りつぶしの始点や終点などの論理１のデータピットが不
所望に混在された場合、その途中の部分で塗りつぶしが
行われないことを防止する。 例えば第１３Ａ図のようにアフィン変換によってそれ程
小さく縮小されなかったＦＴＬＬデータと第１３Ｂ図の
ようにアフィン変換によって極めて小さく縮小されたＦ
ＩＬＬデータとを比べると、前者は、塗りつぶされるべ
き領域１３０，１３１が相互に離れていても、後者の場
合にはくっついてしまい、ドット１３２は塗りつぶされ
ずに残ってしまう。第１０図の塗りつぶし回路はこれを
防止するものである。即ち、第１３Ｂ図におけるドット
１３３〜１３４に至る全てのドットを論理１とするサポ
ートデータＳ。−Ｓｎが供給されることにより、第１０
図の各出力０■〜ｏｎにはサポートデータＳ。−Ｓｎの
論理和項が含まれるから、？一ノト１３２も塗りつぶさ
れる。 ［第５Ａ図対応塗りつぶし回路］ 第１１図には第５Ａ図に対応する塗りつぶし回路の−実
施例が示される。 同図に示される塗りつぶし回路は、塗りつぶしの始点含
むｎビノＩ一の第１変化点データと塗りつぶしの終点含
むｎビ゛ノ１−の第２変化点データとか１ヒノトっつ順
次交互に配列されて人力するケー１一回路；３００と、
２ｎ＋１ビノトの人力■。〜１■ｒ１に対して、２ｎ十
〕ヒノｌ一の出力Ｏ　Ｈ〜Ｏ　ｚ　ｒｌ　”　１を得ろ
組合せ回路３０１と、この組合せ同路；３０１の最終ビ
ノ１〜０２ｎ＋，を取り込ん塗りつぶしの終点含む１ヒ
ットのデータの入力に際して出力を組合せ回路；３０１
の入力Ｉ０にする遅延回路；３０２と、出力ケー］〜回
路３０３とを備えて構１反される。 ＋’＋：ｉ記組合せ回路；３０１の入カエ，〜Ｉ，ｎは
萌記ケーｌ〜回路３００の出力とされ、また、前記組合
せ回路３０］は、 ○，＝Ｉｏ十Ｉユ ０，，＝Ｉ２ ○３　　＝（０１■Ｉ２）＋Ｉ， ０４　　＝　■９ ０，＝（０３ΦＩ４）＋Ｉ， ０．＝Ｉ， ０７　　＝（○，■Ｉ，）＋Ｉ７ ？２ｎ　　　＝　　Ｔ２ｎ ○Ｚｎ”ｌ”　　０２ｎ−■■Ｉ２ｎ なる出力Ｏエ〜０２ｎ＋、を得るようにされる。そして
、それら出力のうち、奇数番目の各ビソｌ−　０■〜０
２ｎ−１がｎビットの変化点データに対する塗りつふし
データとされる。 前記入力ゲート回路３００は制御信号φ１によってスイ
ッチ制御される複数個のスイッチゲート３０５によって
構成される。前記出力ケート回路３０３は制御信号φ２
によってスイッチ制御される複数個のスイッチゲート３
０６によって構成される。前記制御信号φ１，φ２は、
特に制限されないが、ノンオーバラソプ２相クロソク信
号とされる。 前記遅延回路３０２は、特に制限されないか、制御信号
φ２によってスイノチ制御されることにより出力○［】
＋１を取り込むスイソチゲート３０８、スイッチケ−１
−３０８の出力及びリセソ１・信号丁くＥ　Ｓ　Ｅ　Ｔ
を２人力とする論理積ケート３０９、論理積ケート３０
９の出力を反転するインパータ：３１０、及びクロノク
゛同期型のＲＳフリソブフロソブ３　１　Ｌによって構
成される。 ＋’＋ｉＪ記ＲＳフリノプフロソプ３１１は、リセノト
端子Ｒにインバータ３１０の出力を受けると共に、その
セント端子Ｓに論理積ゲート３０９の出力を受け、出力
端子Ｑからビット丁。を出力する。このＲ　Ｓフリソプ
フロノプ３１１の状態は制御信号φ］−の変化に同期さ
れる。 」二記第９図及び第１０図の塗りつぶし回路は、塗りつ
ふしの始点と終点との間を塗りつぶすものであり、両者
が一致しでいるようなフォン１−を対象にする場合には
正確な塗りつふしを行うことができない。第１１図に示
される塗りっふし回路は、例えば第１３ｃ図のビット３
２０のよう番こ塗りっぶしの始点と終点とが一致するよ
うな場合にも対処可能にされ、このときの作用は第５Ｃ
図に基ついた説明と同様である。 上記実施例によれば以下の作用効果がある。 （１）第９図に示される塗りつぶし回路によれば、組合
せ回路の出力は対応入力の論理和項を有するから，変化
点データの塗りつぶし処理において塗りつぶし始点が不
所望に反転されるような事態を防止することができる。 （２）上記作用効果により、ＦＩＬＬデータのような変
化点データのピットブロソク転送途上で塗りつふし回路
に通すだけで完全な塗りつぶし処理を行うことができ、
塗りつぶし処理のためにｃＰＵやソフトウェアにかかる
負担を軽減することかできると共に、その処理の高速化
を達成することができる。 （３）第１０に示される塗りつぶし回路によれば、組合
せ回路の出力は任意に供給されるサポートデータの論理
和項を有するから、アフィン変換による縮小により本来
分離されるへき翰郭が複数個のドットを共有してつなが
ってしまうような場合、即ち、データに不所望な塗りつ
ぶしの始点や終点を意味するデータピットが混在されて
しまうような場合、その不所望な塗りつぶしの始点と終
点との間の領域で塗りっふしが行われないことを防止す
ることもてきる。 （４）第１１図に示される塗りつぶし回路によれば、｝
りつ，３二しの始点と終点とが一致している場合にも正
確な塗りつぶしを行うこともてきる。 以上本発明者によってなされた発明を詳細に説明したが
、本発明はその説明に限定されろものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。例えば第７図のシステムにおいてＦＰ
ＵをＤＳＰに変更したり、ＭＰビにそれらを含めたり、
更にはＭ　Ｉ）　Ｕにｌ）　ＭＡ　Ｃを含めたりするこ
ともできる。更に、ＦＰＵ．ＤＭＡＣそして塗りつぶし
回路などを一つの半導体基板に形成して専用コントロー
ラを構成することもてきる。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるレーザビームプリン
タシステムに適用した場合について説明したが、本発明
はそれに限定されるものではなく、ＣＲＴ画像表示シス
テムなどアウトラインフォントを利用する各種システム
に適用することができる。本発明は、少なくともアウト
ラインフォント描画に際して塗りつぶしを行う条件のも
のに適用することができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。 すなわち、組合せ回路の出力として対応入方の論理和項
を有することにより、変化点データの塗りつぶし処理に
おいて塗りつぶし始点が不所望に反転されるような事態
を防止することができ、これにより、ＦＩＩ、Ｌデータ
のような変化点データのビットブロック転送途上で塗り
つぶし回路に通すだけで完全な塗りつぶし処理を行うこ
とができ、塗りつぶし処理のためにＣＰＵやソフトウェ
アにかかる負担を軽減することができると共に、その処
理の高速化を達成することができるという効果がある。 組合せ回路の出力がサポートデータの論理和項を有する
ことにより、アフィン変換による縮小により本来分離さ
れるべき輪郭が複数個のドットを共有してつながって゛
しまうような場合、即ち、変化点データに不所望な塗り
つぶしの始点や終点を意味するデータピットが混在され
てしまうような場合、その不所望な塗りつぶしの始点と
終点との間の領域で塗りつぶしが行われないことを防止
することもてきる。 そして、第５Ａ図に示されるような塗りつぶし回路によ
れば、塗りつぶしの始点と終点とが一致している場合に
も正確な塗りつぶしを行うことができるという効果があ
る。

【図面の簡単な説明】

第ＩＡ図及び第ＩＢ図は第１の発明に係る塗りつぶし回
路の原理説明図、 第２Ａ図及び第２Ｂ図は第１の発明に係る塗りつふし回
路の別の原理説明図、 第３Ａ図及び第３Ｂ図は第２の発明に係る塗りつぶし回
路の原理説明図、 第４Ａ図及び第４Ｂ図は第２の発明に係る塗りつぶし回
路の別の原理説明図、 第５Ａ図から第５Ｃ図は第３の発明に係る塗りつぶし回
路の原理説明図、 第６図は本発明に係る塗りつぶし回路によって処理され
るデータの処理前後の状態説明図、第７図は本発明に係
る塗りつぶし回路を適用した一例システムブロソク図、 第８図は塗りつぶし並びにビン１〜ブロック転送処理を
同時に行う一例処理手順流れ図、第９図は第ＩＡ図に対
応する塗りつぶし回路の一実施例回路図、 第１０図は第２Ａ図に対応する塗りつぶし回路の一実施
例回路図、 第１１図は第５Ａ図に対応する塗りつぶし回路の一実施
例回路図、 第１２図は実施例の塗りつぶし回路の一例動作タイミン
グチャート、 第１３Ａ図から第１３ｃ図は変化点データに着目した塗
りつぶし回路の動作説明図、 第１４図はアウトラインフォントデータの−例内容説明
図、 第１５図はアウｌ〜ラインフォントテータの展開から塗
りつふしに至る一般的な処理の流れ図、第１６図は従来
の塗りつふし処理の流才′ｌｏ図、第１７図は従来のビ
ノ１へブロック転送処理の流れ図、 第１８図は専用ハーｌ・化された従来の十りつ，５し回
路のブロック図、 第１９図は第１８図の塗りつぶし回路に含まれる組合せ
回路の論理図、 第２０図は第〕８レ１の塗りつふし回路を用いた処理の
一例説明図である。 １０・・ＭＰＵ、ｌ　１　−　Ｆ丁）Ｕ、１２　アウト
ラインフオン１へメモリ、１３　・ワークメモリ、１４
塗りつぶし回路、１５　ペーシメモリ、１００ゲート回
路、１０１　組合せ回路、］−　０　２　　遅延回路、
１０４　組合せ回路、２００・ゲート回路、２０１　　
組合せ回路、２０２　ランチ回路、２０３・組合せ回路
、３００　ゲート回路、３０１・組合せ回路、３０２・
遅延回路。 第 １△ 図 ４レイヒＳヒョ２゛一タ（　ｎ忙゛″ト）第 ２ Ａ 図 像冫Ａ巴ズκ干・゛−ク（ｎ［８・ト）第 １ Ｂ 図 ▼ 口［１■■画一■■ 第 ３Ａ 図 １−．イ＝ｉ　．゛　９　（　ｎ　！：”−＋）第４Ａ
図 寞２．＋ｒ．！ｖ鳶ヲ”−ゾ（ｎ乞゛、・・ト）第 ３Ｂ 図 ト４ｎ−ｉｔ ▼ 第 ４ Ｂ 図 ！−ＩｎＮＩｎ ！ ロ二■園■■■Ｗ■］ 第 ６ 図 第 ７ 図 ３ ゛１５ 第 ８ 図 第 ９ 図 第 １ ０ 図 第 １ ｌ 図 第 １ ２ 図 ＼１３１ １３冫 ｊ１ 第 １ ４ 図 第 １ ５ 図 第 １ ６ 図 第 １ ７ 図

Claims (1)

1. 【特許請求の範囲】 １、塗りつぶしの始点及び終点を含むｎビットの変化点
   データを入力するゲート回路と、ｎ＋１ビットの入力Ｉ
   ＿０〜Ｉｎに対して、ｎ＋１ビットの出力Ｏ＿１〜Ｏｎ
   ＋＿１を得る組合せ回路と、 組合せ回路の最終ビットＯｎ＋＿１を取り込んで、次の
   ｎビットの変化点データの入力に際して出力を組合せ回
   路の入力Ｉ＿０にする遅延回路とを備え、 前記組合せ回路の入力Ｉ＿１〜Ｉｎは前記ゲート回路の
   出力とされ、 前記組合せ回路は、 Ｏ＿１＝Ｉ＿０＋Ｉ＿１ Ｏ＿２＝（Ｉ＿０■Ｉ＿１）＋Ｉ＿２ Ｏ＿３＝（Ｉ＿０■Ｉ＿１■Ｉ＿２）＋Ｉ＿３Ｏｎ＝（
   Ｉ＿０■Ｉ＿１■Ｉ＿２・・・■Ｉｎ−＿１）＋ＩｎＯ
   ｎ＋＿１＝Ｉ＿０■Ｉ＿１■Ｉ＿２・・・■Ｉｎ−＿１
   ■Ｉｎなる出力Ｏ＿１〜Ｏｎ＋＿１を得るようにされ、
   前記出力のうち、Ｏ＿１〜Ｏｎをｎビットの変化点デー
   タに対する塗りつぶしデータとして出力するものである
   ことを特徴とする塗りつぶし回路。 ２、前記組合せ回路にはｎビットのサポートデータＳ＿
   １〜Ｓｎも供給され、 当該組合せ回路は、 Ｏ＿１＝Ｉ＿０＋Ｉ＿１＋Ｓ＿１ Ｏ＿２＝（Ｉ＿０■Ｉ＿１）＋Ｉ＿２＋Ｓ＿２Ｏ＿３＝
   （Ｉ＿０■Ｉ＿１■Ｉ＿２）＋Ｉ＿３＋Ｓ＿３Ｏｎ＝（
   Ｉ＿０■Ｉ＿１■Ｉ＿２・・・■Ｉｎ−＿１）＋Ｉｎ＋
   ＳｎＯｎ＋＿１＝Ｉ＿０■Ｉ＿１■Ｉ＿２・・・■Ｉｎ
   −＿１■Ｉｎなる出力Ｏ＿１〜Ｏｎ＋＿１を得るように
   され、前記出力のうち、Ｏ＿１〜Ｏｎをｎビットの変化
   点データに対する塗りつぶしデータとして出力するもの
   であることを特徴とする塗りつぶし回路。 ３、塗りつぶしの始点及び終点を含むｎビットの変化点
   データを入力するゲート回路と、ｎ＋１ビットの入力Ｉ
   ＿０〜Ｉｎに対してｎビットの出力Ｏ＿１〜Ｏｎを得る
   組合せ回路と、組合せ回路の入力Ｉ＿０を初期レベルに
   固定するラッチ回路とを備え、 前記組合せ回路の入力Ｉ＿１〜Ｉｎは前記ゲート回路の
   出力とされ、 前記組合せ回路は、 Ｏ＿１＝Ｉ＿０＋Ｉ＿１ Ｏ＿２＝（Ｉ＿０■Ｉ＿１）＋Ｉ＿２ Ｏ＿３＝（Ｉ＿０■Ｉ＿１■Ｉ＿２）＋Ｉ＿３： Ｏｎ＝（Ｉ＿０■Ｉ＿１■Ｉ＿２・・・■Ｉｎ−＿１）
   ＋Ｉｎなる出力Ｏ＿１〜Ｏｎを得るようにされ、 前記出力Ｏ＿１〜Ｏｎをｎビットの変化点データに対す
   る塗りつぶしデータとして出力するものであることを特
   徴とする塗りつぶし回路。 ４、前記組合せ回路にはｎビットのサポートデータＳ＿
   １〜Ｓｎも供給され、 当該組合せ回路は、 Ｏ＿１＝Ｉ＿０＋Ｉ＿１＋Ｓ＿１ Ｏ＿２＝（Ｉ＿０■Ｉ＿１）＋Ｉ＿２＋Ｓ＿２Ｏ＿３＝
   （Ｉ＿０■Ｉ＿１■Ｉ＿２）＋Ｉ＿３＋Ｓ＿３： Ｏｎ＝（Ｉ＿０■Ｉ＿１■Ｉ＿２・・・■Ｉｎ−＿１）
   ＋Ｉｎ＋Ｓｎなる出力Ｏ＿１〜Ｏｎを得るようにされ、 前記出力Ｏ＿１〜Ｏｎをｎビットの変化点データに対す
   る塗りつぶしデータとして出力するものであることを特
   徴とする塗りつぶし回路。 ５、塗りつぶしの始点含むｎビットの第１変化点データ
   と塗りつぶしの終点含むｎビットの第２変化点データと
   が１ビットづつ順次交互に配列されて入力されるゲート
   回路と、 ２ｎ＋１ビットの入力Ｉ＿０〜Ｉ＿２ｎに対して、２ｎ
   ＋１ビットの出力Ｏ＿１〜Ｏ＿２ｎ＋＿１を得る組合せ
   回路と、 組合せ回路の最終ビットＯ＿２ｎ＋＿１を取り込んで、
   次の２ｎビットの変化点データの入力に際して出力を組
   合せ回路の入力Ｉ＿０にする遅延回路とを備え、 前記組合せ回路の入力Ｉ＿１〜Ｉ＿２ｎは前記ゲート回
   路の出力とされ、 前記組合せ回路は、 Ｏ＿１＝Ｉ＿０＋Ｉ＿１ Ｏ＿２＝Ｉ＿２ Ｏ＿３＝（Ｏ＿１■Ｉ＿２）＋Ｉ＿３ Ｏ＿４＝Ｉ＿４ Ｏ＿５＝（Ｏ＿３■Ｉ＿４）＋Ｉ＿５ Ｏ＿６＝Ｉ＿６ Ｏ＿７＝（Ｏ＿５■Ｉ＿６）＋Ｉ＿７ ： Ｏ＿２ｎ＝Ｉ＿２ｎ Ｏ＿２ｎ＋＿１＝Ｏ＿２ｎ−＿１■Ｉ＿２ｎなる出力Ｏ
   ＿１〜Ｏ＿２ｎ＋＿１を得るようにされ、前記出力のう
   ち、奇数番目の各ビットＯ＿１〜Ｏ＿２ｎ−＿１をｎビ
   ットの変化点データに対する塗りつぶしデータとするも
   のであることを特徴とする塗りつぶし回路。