JPS61249175A - 図形処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ＣＲＴを用いた図形表示装置または印刷ヘッ
ドを有する図形印刷装置のような図形再生装置で再生さ
れる塗りつぶし図形を発生するた、めの図形処理装置に
関し、特に、ラスク走査型ＣＲＴ表示装置に塗りつぶし
図形を表示するのに適した図形処理装置に関する。

Ｂ、開示の概要 図形を構成する輪郭線は一連の線セグメントすなわち一
連のベクトルとして与えられ、水平な線セグメントは無
視される。水平な線セグメント以外の各線セグメントは
上から下または下から上への一方向で始点と終点の座標
アドレスによって指定される。各線セグメントはＸＹ座
標系における近似画素に変換され、ランダム・アクセス
・ワーク・メモリに記憶される。各線セグメントの画素
をワーク・メモリに記憶するときは、各線セグメントを
各水平ライン当り１画素で表わし、各線セグメントの始
点の画素を書込まず、始点に続く画素をワーク・メモリ
の対応座標アドレスの読取り画素データとの排他的ＯＲ
を取って書込むという規則に従って行なわれる。これに
より、ワーク・メモリに書込まれた輪郭線画素は各水平
ラインに偶数個存在することになる。したがって、ワー
ク・メモリの各水平ラインを走査し、奇数番目の輪郭線
画素から偶数番目の輪郭線画素までの画素記憶セルをオ
ンにすることにより塗りつぶしを実現できる。この技術
によれば、複雑な図形でも簡単に塗りつぶしを行なうこ
とができる。

Ｃ０従来技術 図形処理装置において塗りつぶしは基本的な画像処理機
能の１つであり、これまで種々の塗りつぶし方法が提案
されている。最も基本的な方法は。

ソフトウェアによって、ランダム・アクセス・メモリの
各画素ライン毎に塗りつぶし範囲を逐一指定し、指定さ
れた範囲のライン画素を塗りつぶすものであるが、この
ようなソフトウェアによる塗りつぶしは処理時間が長い
という問題がある。

米国特許第４１８９７４３号はランダム・アクセス・メ
モリに書込んだ閉じた輪郭線領域内の任意の１点をシー
ド点として選び、先ずシード点を通る画素ラインを輪郭
線の範囲で塗りつぶし、次にこの画素ラインに隣接する
画素ラインを塗りつぶし、以下同様の手順を繰返すこと
によって塗りつぶしを行なう技術を示しているが、この
方法は非常に複雑な手順を特徴とする 特公昭５４−４０１７９号公報はリフレッシュ・メモリ
の各画素ラインが偶数個の輪郭線ドツトを持つように輪
郭線ドツトを選択的に除去して輪郭線パターンを書込み
、ラスタ走査と同期して各画素ラインを読取るときに奇
数番目の輪郭線ドツトでＣＲＴへのビデオ信号をオンに
し、偶数番目の輪郭線ドツトでビデオ信号をオフにする
ことによす塗りつぶし図形を表示する技術を示している
。

しかしこの特許は除去したドツトによる図形歪みが目立
つ、処理できる図形に制限がある、リフレッシュ・メモ
リ上で画像処理できないなどの問題を有する。この特許
は１本発明における方向づけしたベクトル・データの使
用、排他的ＯＲによる端点処理および塗りつぶしについ
ては示していない。　Ｄ１発明が解決しようとする問題
点したがって本発明の目的は１図形の輪郭線を構成する
一連の線セグメントを表わすベクトル・データに基いて
複雑な塗りつぶし図形を高速且つ簡単に発生することが
できる図形処理装置を提供することである。

Ｅ０問題点を解決するための手段 本発明は、一定の規則にしたがって輪郭線を発生しこれ
をランダム・アクセス・メモリに記憶する０輪郭線は一
連の線セグメントすなわちベクトルとして指定されるが
、水平な線セグメントは用いられない、水平な線セグメ
ント以外の各線セグメントは上から下または下から上へ
の一方向で指定される。各線セグメントは近似画素に変
換される。各線セグメントは水平ライン当り１画素で表
わされ且つ各線セグメントの始点は書込まれない。

画素はランダム・アクセス・メモリの対応座標アドレス
の読取り画素データとの排他的ＯＲによりランダム・ア
クセス・メモリに書込まれる。これにより、ランダム・
アクセス・メモリに書込まれた輪郭線画素は各水平ライ
ンに偶数個存在することになり、どのように複雑な図形
でも奇偶反転法により簡単に塗りつぶすことができる。

Ｆ、実施例 先ず、本発明による塗りつぶし技術の概要および本発明
において用いられる処理の規則について説明する。

第２図は２次元図形の画素データを、対応するｘＹの２
次元子面に記憶するランダム・アクセス・メモリに書込
んだ閉じた輪郭線画素ドツトを示している。この輪郭線
画素を水平な画素ライン毎に走査し、奇偶反転法、すな
わち、奇数番目の輪郭線画素から次の偶数番目の画素ま
でのドツトをオンに設定する方法によって塗りつぶしを
する場合。

１つの画素ラインに奇数個の輪郭線があるときは。

第２図の１１．１２．Ｑ３、Ω４のように、塗りつぶさ
れるべきでない部分が塗りつぶされ、塗りつぶされるべ
き部分が塗りつぶされない（ラインａ３の破線部分）と
いう問題が生じる。

本発明は第３図（Ａ）に示す如く、各画素ラインに常に
偶数個の輪郭線画素が存在し、したがって奇偶反転法の
画素書込みによって簡単に塗りつぶしを行なうことがで
きるように輪郭線をランダム・アクセス・メモリに書込
むものである。第３図において、′×”印は書込まれな
い輪郭線画素を示している。

本発明では１図形を構成する輪郭線を一連の線セグメン
トすなわちベクトルとして表わし、各線セグメントの始
点と終点を示す座標データに基いて近似画素ドツトを発
生し、これをランダム・アクセス・メモリに記憶する。

本発明では、第３図の如く輪郭線画素を書込むために、
下記の５つの規則を用いる。

規則１：水平な線セグメントは書かない。

規則２：各線セグメントは各ライン当り１画素で表わす
９ 規則３：各線セグメントの始点は書かない。

規則４：輪郭線画素はこの画素を書込もうとしているメ
モリ・アドレスに記憶されて いる画素データとの排他的ＯＲを取っ て、その結果を書込む。

規則５：各線セグメントは上から下または下から上への
一方向で指定する。

規則１は、第２図のラインＱ２のように水平な輪郭線部
分に含まれる輪郭線画素Ｐ１〜Ｐ２によって１つのライ
ンに奇数個の輪郭線画素が生じるのを防止するためのも
のである。通常の図形処理では水平線が多用されるから
、水平線セグメントの省略は塗りつぶし処理の高速化に
も寄与する。

規則２は、線セグメントの角度に関係なく常に１ライン
当り１画素で輪郭線を表わすものである。

例えば、第４図に示すように始点Ｓ、始点Ｅを有し水平
ラインに対し４５“以下の角度をなす線セグメントの近
似ドツトを発生する場合、１つのラインに複数ドツトが
生じるが、この場合は最初に発生されるドツトｄ１．ｄ
２が輪郭線ドツトとして用いられ、２番目のドツトｄ３
．ｄ４は書込まれない。

規則３は、上向きまたは下向きの頂点を除去するもので
ある。規則５にしたがって例えば上から下への一方向で
線セグメントを指定するものとすれば、規則３は第２図
の上向きの頂点の輪郭線画素Ｐ５およびＰＩＯを除去す
る。

規則４および規則５は規則３によって処理される頂点と
反対向きの頂点の輪郭線画素（この例ではＰ７）を除去
する。

ここで、第３図（Ａ）の輪郭線画素パターンを書込む手
順について説明する。第３図の輪郭線は６つの線セグメ
ントによって指定される。いま、上から下への向きに線
セグメントを指定するとすれば、これらの線セグメント
はＰ５→Ｐ３、Ｐ５→Ｐ６、Ｐ６→Ｐ７．ＰＩＯ→Ｐ７
、Ｐ　１０−４Ｐ１２、Ｐ１→Ｐ１５によって表わされ
る。水平線セグメントの画素ＰＬ−Ｐ２、ＰＩ３．ＰＩ
３は無視される。線セグメントＰ５→Ｐ３では、始点の
画素Ｐ５は書込まれず１次の画素から終点の画素Ｐ３ま
で書込まれる。書込みは、書込むべき画素データと、こ
の画素データが書込まれるべきメモリ・アドレスから読
取られた画素データとの排他的ＯＲの結果を書込むこと
によって行なわれる。

輪郭線画素データを２進１で表わし、メモリが２進Ｏを
記憶しているとすれず１輪郭線画素データはそのまま書
込まれる。

線セグメントＰ５→Ｐ６では、同様に、始点Ｐ５は書込
まれず、残りの画素は２進１に設定される。線セグメン
トＰ６→Ｐ７では、始点Ｐ６は書込まれないが、Ｐ６は
セグメントＰ５→Ｐ６で既に書込まれている。始点Ｐ６
に続く画素は終点Ｐ７も含めて排他的ＯＲにより書込ま
れる。

セグメントＰＩＯ→Ｐ７では、始点Ｐ１０は書込まれず
、これに続く画素は書込まれる。終点Ｐ７はセグメント
Ｐ６→Ｐ７の書込みによって２進１であるから、終点Ｐ
７の排他的ＯＲ書込みは終点Ｐ７を再び２進Ｏに戻し、
下向きの頂点Ｐ７を輪郭線から除去する。以下同様に、
セグメントＰ１０→Ｐ１２、Ｐ１→Ｐ１５の輪郭線ドツ
トが書込まれる。

輪郭線画素の書込み終了後、メモリの各ラインを走査し
、奇数番目の輪郭線画素から次に生じる奇数番目の輪郭
線画素までのメモリ・ドツトを２進１に書込む。この場
合、偶数番目の輪郭線画素は後述する理由のため、２進
０にするのが好ましい、この書込みは、メモリから各ラ
インの画素データを読取り、同一ライン上の各画素と直
前の画素データとの排他的ＯＲを取り、その結果を書込
むことによって好適に行なうことができる。したがって
、第３図（Ｂ）に示すように奇数番目の輪郭線画素に続
く２進０の画素は２進１になる０画素ＰＩＯは輪郭線書
込みの際に除去したが、塗りつぶしの段階で２進１にさ
れ、最初に無視した画素Ｐ１３、Ｐｌ４も塗りつぶされ
る。最初に無視した画素Ｐｉ−Ｐ２、Ｐ５．Ｐ７は塗り
つぶし図形から除去される。ここで注目すべきことは、
排他的ＯＲによる塗りつぶしにより各ライン上の偶数番
目の輪郭線画素Ｐ３、Ｐ４、Ｐ８．Ｐ９、Ｐｌ　５−Ｐ
　１６がすべて除去されることである。したがって既述
した特公昭５４−４０１７９号のよように頂点のドツト
を単純に除去する場合に比べて図形の歪みが最小になる
。また、偶数番目の輪郭線画素の除去は隣接する図形の
発生を容易にするという利点を与える。これについては
後述する。

第１図はラスク走査型ＣＲＴグラフィック表示システム
に適用した本発明の実施例を示している。

マイクロプロセッサ１０はアドレス線１２およびデータ
線１４を介してリフレッシュ・メモリ５゜に接続され、
リフレッシュ・メモリ５０はラスタ走査型ＣＲＴ表示装
置！７０に接続される。リフレツユ・メモリ５０は表示
装置７０の画素ドツトに対応する記憶セルを有するラン
ダム・アクセス・メモリである。ディスプレイ・システ
ムは更に。

塗りつぶし図形を記憶するのに用いられるワーク・メモ
リ６０に塗りつぶし図形を形成するための輪郭線／塗り
つぶし制御装置２０および線セグメント−画素ドツト変
換装置３０を含む、この例では。

塗りつぶし図形をワーク・メモリ６０に発生し、表示に
際してはワーク・メモリ６０の塗りつぶし図形をリフレ
ッシュ・メモリ５０に書込む方式を用いているが、リフ
レッユ・メモリ５０を消去して用いるならば、リフレシ
ュ・メモリ５ｏに直接塗りつぶし図形を書込むことも可
能である。しかしリフレツユ・メモリ５０が図形データ
を持つ場合は制御が非常に面倒になるから、別個のワー
ク・メモリ６０を用いるのが好ましい、特に、ワーク・
メモリの使用はリフレッシュ・メモリ上で画像処理する
のに有利である。勿論、リフレッシュ・メモリ５０およ
びワーク・メモリ６ｏは物理的に別体である必要はなく
、単一のメモリの別々の領域でもよい。

ワーク・メモリ６０はリフレッシュ・メモリと同様に１
表示装置７０に表示される２次元図形の画素ドツトと対
応する記憶セルを有するランダム・アクセス・メモリで
ある。塗りつぶし図形は、既述した手順にしたがって、
ワーク・メモリ６０に輪郭線画素を書込み、次に輪郭線
によって定められた領域の記憶セルを２進１に設定する
ことによって、ワーク−・メモリ６０に形成される。

動作において、マイクロプロセッサ１０は先ず。

第３図に関して説明したように、塗りつぶされるべき図
形の輪郭線を構成する一連の線セグメントの始点と終点
の座標アドレスを順次に供給する。

処理は１線セグメントずつ行なわれ、各セグメントは線
セグメント−画素ドツト変換装置３０によって近似画素
ドツトに変換される。

変換装置３０は、この例では、プレゼンハム（Ｂｒａｓ
ｅｎｈａｍ）のアルゴリズムに基いて動作する。

Ｂｒａｓｅｎｈａｍのアルゴリズムはアイビーエム・シ
ステムズージャーナル（ＩＢＭ　Ｓｙｓｔｅｍｓ　Ｊｏ
ｕｒｎａｌ）、第４巻、第１号、１９６５年、第２５〜
３０頁に所載の″ディジタル・プロッタのコンピュータ
制御のためのアルゴリズム（Ａｌｇｏｒｉｔｈｍ　ｆｏ
ｒ　ｃｏｍＰｕｔｅｒｃｏｎｔｒｏｌ　ｏｆ　ａ　ｄｉ
ｇｉｔａｌ　ｃｏｍｐｕｔｅｒ）”に示されるように公
知のものである。このアルゴリズムは。

要するに、ベクトルの始点と終点のＸ座標およびＹ座標
の差（ΔＸ、ΔＹ）のうち長い方を長軸、短い方を短軸
とし、長軸の値を始点座標値から終点座標値に向けて１
座標値（＋１または−１）ずつ変えたとき５短軸の座標
値を変えないかまたは１座標値（＋１または−１）変え
るかを選択することによって、近似点を発生するもので
ある。

マイクロプロセッサ１０は変換されるべき１つの線セグ
メントの長軸始点座標値、長軸終点座標値、短軸始点座
標値を変換装置３０のレジスタ３１．３２．３３にロー
ドする。また、マイクロプロセッサ１０はその線セグメ
ントの長軸がＸであるかＹであるかを示す信号を制御装
置２０のレジスタ２２にセットする。これは線セグメン
トの角度に依存する。更に、マイクロプロセッサ１０は
その線セグメントの始点から終点へ行とき、長軸。

短軸それぞれの座標値を増加させるべきかまたは減少さ
せるべきかを示す信号をレジスタ２３．２４にセットす
る。第４図の例では、長軸；Ｘ、長軸減少、短軸増加が
セットされる。また、輪郭線書込モードを示す信号がレ
ジスタ２５にセットされる。ΔＸ＝ΔＹの場合は、Ｘま
たはＹの一方を長軸と′して指定すればよい。

レジスタ３１の長軸始点は長軸カウンタ３５にセットさ
れ、レジスタ３３の短軸始点は短軸カウンタ３６にロー
ドされる。長軸カウンタ３５は制御論理回路２１からの
長軸ステップ・パルスにより１ずつ増加または減少され
る。増減の方向はレジスタ２３のセット値によって制御
される。短軸カウンタ３６は計算回路３４がらの短軸ス
テップ・パルスによって１ずつ増加または減少される。

増減の方向はレジスタ２４のセット値に依存する。

計算回路３４は、上記Ｂｒｅｓｅｎｈａｍのアルゴリズ
ムにしたがって、長軸が１ステツプする毎に短軸＝不変
または１ステツプを選択することによって最近似点を判
定し、短軸＝１□ステップのとき短軸ステップ・パルス
を発生するものである。

長軸カウンタ３５の値は比較器３７でレジスタ３２の長
軸終点値と比較され、変換装置３ｏは。

この値が二数するまで動作を続ける。セレクタ３８はレ
ジスタ２２の長軸指示に応答し、長軸＝Ｘのとき長軸カ
ウンタ３５をＸ出力へ、短軸カウンタ３６をＹ出力へ接
続し、長軸＝Ｙのとき長軸カウンタ３５．短軸カウンタ
３６をそれぞれＹ出力、Ｘ出力へ接続する。長軸カウン
タ３５．短軸カウンタ３６は最初始点の座標値を含み、
１つの近似画素ドツトが決定される毎に更新される。

リフレッシュ・メモリ５０およびワーク・メモリ６０は
Ｘ軸方向に８ビツトの画素データ・バイトを配列して記
憶するものであり、バイト単位でアクセスされる。した
がって画素アドレスをバイト・アドレスに変換するため
、セレクタ３８のＸ出力の下位３ビツトを除くｘ上位ア
ドレス・ビットとセレクタ３８のＹ出力のＹアドレス・
ビットの組合わせがアドレス回路４４に与えられ、書込
むべきバイトをアドレスする。Ｘ出力の下位３ビツトは
デコーダ３９に加えられ、アドレスされるバイトの８ビ
ツトすなわち８画素ドツトのうちその下位３ビツトによ
って指定される画素ドツトを２進１にセットしたビット
・パターンに変換される（例えば、０１１→００１００
０００）。

ツークパメモリ・アクセスは変換装置３０において１つ
の近似画素ドツトが決定される度に行なわれる０輪郭線
書込み／塗りつぶし動作では各ワーク・メモリ・アクセ
ス・サイクルは常に読取り、書込みの２ステップ動作を
含む。これは制御論理回路の読取り／書込み信号Ｒ／Ｗ
によって制御される０輪郭線書込みモードでは、先ず、
セレクタ３８のＸ出力の上位ビットとＹ出力のビットに
よってアドレスされる１バイトが読取られる。読取られ
た１バイトとデコード３９の出力は排他的ＯＲ（ＥＸ−
ＯＲ）４６へ与えられる。ＥＸ−ＯＲ４０の出力はセレ
クタ４２へ与えられるが、セレクタ４２は輪郭線書込み
の時はＥＸ−ＯＲ４０の出力を選択し、これをゲート４
３へ供給する。

読取りの次に書込みが続くが、上述の規則２゜３にした
がって始点を除去し且つ１ライン１画素で輪郭線を書込
必要がある。制御装置２０の始点制御回路２７はレジス
タ２５の輪郭線モード信号および制御論理回路２１から
の輪郭線書込みスタート・′サイクル・タイミング信号
に応答し、最初のワーク・メモリ・アクセス・サイクル
のとき０Ｒ２９を介してゲート４３を禁止する０輪郭線
制御回路２８はレジスタ２５の輪郭線モード信号。

レジスタ２２の長軸＝Ｘの表示、および計算回路３４か
らの短軸ステップ・パルスなしの指示に応答して、短軸
（Ｙ）の値が変わらないときゲート４３を禁止する。第
３図に関して説明したように。

同一のＸラインに複数個の近似ドツトが発生するのは長
軸＝Ｘの場合である。

したがって、変換装置３０は始点から終点までの全近似
画素ドツトを相次ぐサイクルで連続的に発生し、アドレ
ス回路４４は各サイクルでワーク・メモリ６０をアクセ
スするが、始点と不要ドツトは書込まれないことになる
。

各線セグメント毎に輪郭線画素の書込みが行なわれ、長
軸カウンタ３５の値がレジスタａ２の長軸始点の値と等
しくなったとき、比較ｌｌ３７から長軸一致信号が発生
し、この長軸一致信号はマイクロプロセッサ１０へ送ら
れ、１つの線セグメントの書込み終了を通知する。

マイクロプロセッサ１０は長軸一致信号に応答し９次の
線セグメントの始点と終点の座標値をレジスタ３１．３
２．３３にセットし、同様に線セグメント−画素ドツト
の変換および輪郭線画素の書込みを行なう、動作は最終
の線セグメントの処理が完了するまで同様に続けられ、
マイクロプロセッサ１０は最終の線セグメントの処理に
おいて比較器３７から長軸一致信号が発生されたことに
応答して制御装置２０の制御論理回路２１へ塗りつぶし
指示信号（図示せず）を与える。１１ｍ御回路２１はこ
れに応答して塗りつぶしモード信号を発生し、セレクタ
４２は塗りつぶしモード信号に応答して塗りつぶし回路
４１の出力をゲート４３へ通過させるように切替えられ
る。

制御装置２０の塗りつぶしアドレス発生回路２６は塗り
つぶしモード信号と長軸ステップ・パルスに応答し、ワ
ーク・メモリ６０のデータを各Ｘライン毎に１バイトず
つ読取るためのアドレスをアドレス回路４４へ発生する
。第５図は塗りつぶしアドレス発生回路２６の回路例を
示している。

ワーク・メモリ６０に書込まれた輪郭線を取囲む任意の
長方形領域、好ましくは輪郭線よりもｂずかに大きな長
方形領域のＸ始点、Ｘ終点、Ｙ終点、Ｘ始点の値がマイ
、クロプロセッサ１０によりレジスタ・８１．８２．８
３．８４にセットされ、Ｘ始点レジスタ８１、Ｘ始点レ
ジスタ８４の値はＸカウンタ８６、Ｙカウンタ８７にロ
ードされる。ゲート回路８５は塗りつぶしモード信号に
応答して長軸ステップ・パルスをＸカウンタ８６へ与え
られる。したがってＸカウンタ８６は順次歩進される。

Ｘカウンタ８６の下位３ビツトを除くビットとＹカウン
タ８７のビットはバイト・アドレスとしてアドレス回路
４４へ与えられる。Ｘカウンタ゛　　８６の値がＸ終点
に等しくなったとき、比較器８８はＸ一致出力を発生し
、Ｙカウンタ８７を＋１とすると共にＸカウンタ８６を
リセットし、Ｘ始点をＸカウンタ８６に再ロードする。

同様に動作が続き、Ｙカウンタ８７の値がＹ終点に等し
くなったとき比較器８９はＹ一致出力を発生する。指定
された長方形領域の全ノ炙イトの読取りが終了したとき
Ｘ一致出力とＹ一致出力が発生し、ＡＮＤ回路は塗りつ
ぶし完了信号をマイクロプロセッサｌＯに与える。

第６図は塗りつぶし回路４１を示している。塗りつぶし
回路は１つのラッチと８個のＥＸ−ＯＲ回路で構成され
、ラッチの入力はビット０のＥＸ−ＯＲの出力に接続さ
れ、その出力はビット７のＥＸ−ＯＲの入力に接続され
、ビット７〜２のＥＸ−ＯＲはビット６〜０のＥＸ−Ｏ
Ｒの入力に接続されている。読取られた１バイトはビッ
ト７〜０の入力端子に与えられる０例えば、読取られた
バイトのビット６＝２進１で、これが最初の奇数番目の
輪郭線画素ドツトとすると、ビット６〜０のＥＸ−ＯＲ
は１出力を発生する。ラッチは制御論理回路２１からの
リセット信号Ｒ８Ｔ　（第１図では図示せず）により動
作開始前にリセットされるから、ビット７＝０であり、
したがって０１１１１１１１が同じバイト・アドレスに
記憶される。

書込み後制御論理回路２１からの書込み完了信号（Ｗ／
Ｃ）（第１図では図示せず）によりビット０のＥＸ−Ｏ
Ｒの２進１出力がラッチに記憶され、ビット７のＥＸ−
ＯＲの入力へ１を与える。したがってこの回路はその後
２進０の画素ビットが読出される限りオール２進１の出
力を発生する。最初の偶数番目の輪郭線画素ドツトがあ
るバイトのビット５で生じたとすると、ビット５のＥＸ
−ＯＲは２進Ｏを発生し、ビット４〜０も２進Ｏとなる
。したがって最初の奇数、偶数ドツト間の塗りつぶしが
終了し、ラッチは０にセットされる。２番目の奇数ドツ
トが検出されたとき、同様に次の偶数ドツトまで塗りつ
ぶし書込みが行なわれる。

ラッチは各Ｘラインの走査の終了後リセットされる。こ
の回路によれば、偶数番目の輪郭線画素が消去される。

塗りつぶし完了後、マイクロプロセッサ１０はアドレス
回路４４ヘアドレスを与え、ワーク・メモリ６０の塗り
つぶされた図形を１バイトずつ読取り、これをリフレッ
シュ・メモリ５０に書込む。

塗りつぶされた図形はリフレッシュ・メモリ５０の任意
の位置に書込むことができる。白黒表示の場合リフレッ
シュ・メモリ５０は単一のメモリ・プレーンを持つが、
１画素当り複数ビットで階調表示またはカラー表示する
場合は、ビット対応に複数のメモリ・プレーンを持つこ
とができる。この場合、メモリ・アドレス入力およびデ
ータ入力は各メモリ・プレーンに共通に与え、そして書
込まれるプレーンを選択することにより、所望の階調ま
たはカラーで塗りつぶし図形をリフレッシュ・メモリに
記憶できる。

最後に、本発明の利点について説明する。

（１）　　先ず、上向きまたは下向きの頂点が複数個あ
るような複雑な図形でも簡単に且つ高速に塗りつぶしで
きる。

（２）単に頂点を除去するだけでなく、塗りつぶしの段
階で偶数番目の輪郭線画素をオフにすることにより、頂
点の除去による原図形の形状の歪みを最小にできる。

（３）水平な線セグメントを省略するため、ベクトル指
定が簡単になる。

（４）、　　交差する線を含む図形でも塗りつぶしでき
る１例えば第７図の図形の場合Ｐ１→Ｐ３．Ｐ２→Ｐ４
の２つの線セグメントで輪郭線指定できるが、画素Ｐ５
はセグメントＰ１→Ｐ３で書込まれるがセグメントＰ２
→Ｐ４のＥＸ−ＯＲ書込みによって２進Ｏになるから、
交点処理なしで塗りつぶしできる。

（５）偶数番目の輪郭線画素を除去することにより、境
界線を完全に一致させた形で隣接図形の塗りつぶしを行
なうことができる。

例えば、前の塗りつぶし図形に接する塗りつぶし図形を
追加したりまたは前の図形と異なる色の隣接塗りつぶし
図形を表示したりする場合は、前の図形をリフレッシュ
・メモリに移動した後に、前の図形と隣接した図形をつ
くる必要がある。このような場合本発明では前の図形で
用いた線セグメントを用いて輪郭線を書くことができる
１例えば第３図において線セｉメントＰ５→Ｐ３、Ｐ１
→Ｐ１５．ＰＩＯ→Ｐ７．ＰＩＯ→Ｐ１２を指定して塗
りつぶしすれば、上、右、下側で前の図形と接した塗り
つぶし図形を得ることができる０画素ＰＩＯは書込まれ
ないから、前の図形と干渉することはない、また画素Ｐ
９．Ｐ８、Ｐ７は書込まれるが画素ｐＨ、ＰＩ３は塗り
つぶしの段階で除去される。したがって、前の図形と部
分的に重なったりあるいは隣接する図形間にすき間が生
じたりしない。

本明−書では特定の例について示したが１本発明の範囲
内で種々の変更が可能であることは明らかであろう０例
えば１本発明では別個の塗りつぶしアドレス発生回路２
６を用いたが、回路２６と変換装置３０の類似性から明
らがなように、回路２６の代わりに変換装置３０を利用
することができる。この場合は、回路２６のレジスタ８
１．８２．８４の代わりに変換装置３ｏのレジスタ３１
゜３２．３３が用いられるが、Ｙ終点レジスタ８３に対
応する短軸終点レジスタ、比較器８９に対応する比較器
、およびＡＮＤ回路９ｏに対応するＡＮＤ回路を追加す
る必要がある。また、塗りつぶしモードにおいて比較器
３７の出力を短軸ステップ・パルスとして短軸カウンタ
３６ヘゲートする必要があるが、これらの制御は明らか
であろう。

また、実施例では始点の除去および１ライン１画素の制
御をデータ・ゲート４３の禁止によって行なったが、例
えば変換装置３０の出力に同様の禁止ゲートを設けるこ
ともできよう。

Ｇ６発明の効果 本発明によれば、複雑な図形でも、簡単に且つ高速に塗
りつぶしを行なうことができる。

【図面の簡単な説明】

第１図は本発明の実施例、第２図は閉じた輪郭線を用い
たときの塗りつぶしを示す図、第３図は本発明による塗
りつぶしを示す図、第４図は近似画素ドツトを示す図、
第５図は塗りつぶしアドレス発生回路図、第６図は塗り
つぶし回路図、および第７図は塗りつぶし図形を例示す
る図である。 １０・・・・マイクロプロセッサ、２０・・・・輪郭線
／塗りつぶし制御装置、２７・・・・始点制御回路、２
８・・・・輪郭線制御回路、３０・・・・線セグメント
−画素ドツト変換装置、４０・・・・排他的ＯＲ回路、
４１・・・・塗りつぶし回路、５０・・・・リフレッシ
ュ・メモリ、６０・・・・ランダム・アクセス・ワーク
メモリ、７０・・・・ＣＲＴ表示装置。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗日しｔ；境
界線ｌ二よ、シ２凌りつ、ドしの例第２図 本発明１：よみ凌リフ、≧でし０例 第３１１！Ｉ 長細ストア Ｊぐルス 第７図 塗りつふ゛し回路 第６図

Claims (1)

1. 【特許請求の範囲】 図形再生装置と、２次元図形の画素データを記憶する記
   憶セルを有するランダム・アクセス・メモリとを備え、
   上記メモリに上記図形再生装置で再生するための塗りつ
   ぶし図形を発生するグラフィック図形処理装置において
   、 （イ）図形の輪郭線を構成する一連の線セグメントのう
   ち水平な線セグメントを除く各線セグメントを一方向で
   指定するための手段と、 （ロ）指定された各線セグメントの近似画素を発生する
   ための手段と、 （ハ）上記発生手段に応答し、各線セグメントの始点を
   含まず各線セグメントを水平ライン当り１画素で表わす
   画素を、上記メモリの対応座標アドレスの読取り画素デ
   ータとの排他的ＯＲを取つて上記メモリに書込み輪郭線
   画素を設定するための手段と、 （ニ）上記ランダム・アクセス・メモリに書込まれた輪
   郭線画素をライン単位で走査し、各ラインの奇数番目の
   輪郭線画素と次に現われる偶数番目の輪郭線画素との間
   の記憶セルをオンに設定するための手段と、 を有する図形処理装置。