JPH1055166A - 多角形塗りつぶしアクセラレータ - Google Patents
多角形塗りつぶしアクセラレータInfo
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- JPH1055166A JPH1055166A JP8211515A JP21151596A JPH1055166A JP H1055166 A JPH1055166 A JP H1055166A JP 8211515 A JP8211515 A JP 8211515A JP 21151596 A JP21151596 A JP 21151596A JP H1055166 A JPH1055166 A JP H1055166A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—2D [Two Dimensional] image generation
- G06T11/40—Filling a planar surface by adding surface attributes, e.g. colour or texture
Abstract
(57)【要約】
【課題】 図形内部を塗りつぶした図形を描画する場合
には、塗りつぶすデータの作成に時間を要するという課
題があった。 【解決手段】 ２値で図形処理するとともに、ラスタス
キャン方向にビット反転を行い図形内部を描画すること
で、図形内部を塗りつぶした図形の描画を高速に行える
ものである。
には、塗りつぶすデータの作成に時間を要するという課
題があった。 【解決手段】 ２値で図形処理するとともに、ラスタス
キャン方向にビット反転を行い図形内部を描画すること
で、図形内部を塗りつぶした図形の描画を高速に行える
ものである。
Description
【０００１】
【発明の属する技術分野】この発明は、図形の描画に関
する発明であり、描画する図形の内部判定および多角形
領域の塗りつぶし等の図形描画処理を従来ソフトウェア
処理で行っていたものをより高速な処理方法およびハー
ドウェア処理で描画を行う表示制御装置に関するもので
ある。
する発明であり、描画する図形の内部判定および多角形
領域の塗りつぶし等の図形描画処理を従来ソフトウェア
処理で行っていたものをより高速な処理方法およびハー
ドウェア処理で描画を行う表示制御装置に関するもので
ある。
【０００２】
【従来の技術】従来のソフトウェアによる図形描画にお
いては、図形の内部判定処理および多角形領域の塗りつ
ぶし処理に負荷が多く必要であった。すなわち、従来の
ソフトウェアによる方法では、（１）先ず図形の輪郭を
描画し、（２）次いでこの図形の輪郭内部にある点を１
点１点全て判定（計算）し、（３）さらに、各点（画
素）について描画を行う／行わないを判定する。とする
ものであった。なお、各点（画素）の描画を行う場合
は、色情報を含めたデータが処理の対象である。この様
子を示すのが図４であり、従来のソフトウェアによる描
画処理方法を示すものである。図４（ａ）では、多角形
図形の各頂点である座標１から６まで、図形の輪郭を描
画する。
いては、図形の内部判定処理および多角形領域の塗りつ
ぶし処理に負荷が多く必要であった。すなわち、従来の
ソフトウェアによる方法では、（１）先ず図形の輪郭を
描画し、（２）次いでこの図形の輪郭内部にある点を１
点１点全て判定（計算）し、（３）さらに、各点（画
素）について描画を行う／行わないを判定する。とする
ものであった。なお、各点（画素）の描画を行う場合
は、色情報を含めたデータが処理の対象である。この様
子を示すのが図４であり、従来のソフトウェアによる描
画処理方法を示すものである。図４（ａ）では、多角形
図形の各頂点である座標１から６まで、図形の輪郭を描
画する。
【０００３】次いで図４（ｂ）では、図形の輪郭内部の
内部点４４４を計算し、塗りつぶしを行う。このとき、
内部点４４４の塗りつぶしは、各線分に対して内部であ
るか外部であるかを判定しながら行う。すなわち、ある
一つの内部点４４４は座標１から２までの直線の内部で
あるか外部であるか、さらに座標２から３までの直線の
内部であるか外部であるか、さらに座標３から４までの
直線の内部であるか外部であるか、さらに座標４から５
までの直線の内部であるか外部であるか、さらに座標５
から６までの直線の内部であるか外部であるか、そして
座標６から１までの直線の内部であるか外部であるか、
の順に内部であるか外部であるかを検索し、検索した内
部点４４４を基に塗りつぶし処理を行うのである。
内部点４４４を計算し、塗りつぶしを行う。このとき、
内部点４４４の塗りつぶしは、各線分に対して内部であ
るか外部であるかを判定しながら行う。すなわち、ある
一つの内部点４４４は座標１から２までの直線の内部で
あるか外部であるか、さらに座標２から３までの直線の
内部であるか外部であるか、さらに座標３から４までの
直線の内部であるか外部であるか、さらに座標４から５
までの直線の内部であるか外部であるか、さらに座標５
から６までの直線の内部であるか外部であるか、そして
座標６から１までの直線の内部であるか外部であるか、
の順に内部であるか外部であるかを検索し、検索した内
部点４４４を基に塗りつぶし処理を行うのである。
【０００４】内部であるか外部であるかの判定の一方法
としては、例えば各輪郭を表すデータ（座標等）から、
点Ａおよび点Ｂの２点を選択し、ある一点のデータが前
記選択したデータと比較して一方に対しては大きく、一
方に対しては小さいという関係を持てば、前記のある一
点は内部点であるとすることができるのである。(点Ａ
(又は点Ｂ)の座標)＜(ある一点の座標)＜(点Ｂ(又は点
Ａ)の座標)その結果、図４（ｃ）に示される通りの内部
が塗りつぶされた図形を得ることができる。
としては、例えば各輪郭を表すデータ（座標等）から、
点Ａおよび点Ｂの２点を選択し、ある一点のデータが前
記選択したデータと比較して一方に対しては大きく、一
方に対しては小さいという関係を持てば、前記のある一
点は内部点であるとすることができるのである。(点Ａ
(又は点Ｂ)の座標)＜(ある一点の座標)＜(点Ｂ(又は点
Ａ)の座標)その結果、図４（ｃ）に示される通りの内部
が塗りつぶされた図形を得ることができる。
【０００５】このようにしてＣＰＵの計算により得られ
た描画データは、図４（ｄ）に示すように表示コントロ
ーラ１１４からの書き込み信号に同期して２次元配列さ
れた図形データを記憶蓄積するための記憶装置１１１
（以後フレームメモリと称す）に書き込まれる。フレー
ムメモリ１１１に書き込まれた図形データは、表示コン
トローラ１１４内部でＲＧＢ信号に変換処理がされる。
変換されたＲＧＢ信号はディスプレイモニタ１１３に映
像信号として送信され、モニタ１１３上には図形として
表示される。
た描画データは、図４（ｄ）に示すように表示コントロ
ーラ１１４からの書き込み信号に同期して２次元配列さ
れた図形データを記憶蓄積するための記憶装置１１１
（以後フレームメモリと称す）に書き込まれる。フレー
ムメモリ１１１に書き込まれた図形データは、表示コン
トローラ１１４内部でＲＧＢ信号に変換処理がされる。
変換されたＲＧＢ信号はディスプレイモニタ１１３に映
像信号として送信され、モニタ１１３上には図形として
表示される。
【０００６】
【発明が解決しようとする課題】以上説明したように、
従来の図形描画方法では、輪郭の描画をし、輪郭内部の
点の塗りつぶしする／しないの判定をし、さらに画素単
位でデータをフレームメモリに書き込むという処理を行
っていたため、こうした複数処理ステップを必要とする
描画方法では図形の表示速度を高速化することが困難で
あり、改善が必要であった。
従来の図形描画方法では、輪郭の描画をし、輪郭内部の
点の塗りつぶしする／しないの判定をし、さらに画素単
位でデータをフレームメモリに書き込むという処理を行
っていたため、こうした複数処理ステップを必要とする
描画方法では図形の表示速度を高速化することが困難で
あり、改善が必要であった。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
る表示制御装置は、設定アドレス以降は図形情報を反転
するようにしたものである。
る表示制御装置は、設定アドレス以降は図形情報を反転
するようにしたものである。
【０００８】請求項２記載の発明に係る表示制御装置
は、第２の設定アドレスであるエンドアドレスを設定
し、エンドアドレス以降は元の図形情報を選択するよう
にすることで１回のラスタスキャンで図形を描画するよ
うにしたものである。請求項３記載の発明に係る表示制
御装置は、図形情報を２値として図形処理するようにし
たものである。
は、第２の設定アドレスであるエンドアドレスを設定
し、エンドアドレス以降は元の図形情報を選択するよう
にすることで１回のラスタスキャンで図形を描画するよ
うにしたものである。請求項３記載の発明に係る表示制
御装置は、図形情報を２値として図形処理するようにし
たものである。
【０００９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。
説明する。
【００１０】実施の形態１．図１はこの発明の実施の形
態１による構成を示す図である。ソフトウェアの実行等
を行うＣＰＵ１０１と、バス１１を経由して前記ＣＰＵ
に接続されるレジスタ回路１０２と、前記レジスタ回路
１０２の出力が接続され、データ保持手段１０５（以
下、ラッチ回路と称す）および反転器１０６の出力とを
入力し、この入力のいずれかを選択する又はいずれも選
択しないセレクタ回路１０７と、前記セレクタ回路１０
７の出力をラッチするデータ保持手段１０８（以下、ラ
ッチ回路と称す）と、２次元配列された図形の内部判定
を行うための第１の記憶手段１０３（以下、ワークメモ
リと称す）と、前記ワークメモリ１０３に記憶されるデ
ータに色情報等を付加するビット拡張器１１０と、前記
ビット拡張器１１０によりビット拡張された図形データ
を保持する第２の記憶手段１１１（以下、フレームメモ
リと称す）と、ワークメモリ１０３へ入出力するデータ
をコントロールする双方向切り換え器１０９と、ＣＰＵ
からの制御信号により前記ワークメモリ１０３およびフ
レームメモリ１１１を制御するメモリ制御装置１０４
と、前記フレームメモリ１１１に記憶されるデータをモ
ニタ１１３の信号に変換する表示出力装置１１２とによ
り構成される。表示出力装置１１２で変換された信号は
モニタ１１３に接続され、モニタ１１３では図形の画面
表示が行われる。
態１による構成を示す図である。ソフトウェアの実行等
を行うＣＰＵ１０１と、バス１１を経由して前記ＣＰＵ
に接続されるレジスタ回路１０２と、前記レジスタ回路
１０２の出力が接続され、データ保持手段１０５（以
下、ラッチ回路と称す）および反転器１０６の出力とを
入力し、この入力のいずれかを選択する又はいずれも選
択しないセレクタ回路１０７と、前記セレクタ回路１０
７の出力をラッチするデータ保持手段１０８（以下、ラ
ッチ回路と称す）と、２次元配列された図形の内部判定
を行うための第１の記憶手段１０３（以下、ワークメモ
リと称す）と、前記ワークメモリ１０３に記憶されるデ
ータに色情報等を付加するビット拡張器１１０と、前記
ビット拡張器１１０によりビット拡張された図形データ
を保持する第２の記憶手段１１１（以下、フレームメモ
リと称す）と、ワークメモリ１０３へ入出力するデータ
をコントロールする双方向切り換え器１０９と、ＣＰＵ
からの制御信号により前記ワークメモリ１０３およびフ
レームメモリ１１１を制御するメモリ制御装置１０４
と、前記フレームメモリ１１１に記憶されるデータをモ
ニタ１１３の信号に変換する表示出力装置１１２とによ
り構成される。表示出力装置１１２で変換された信号は
モニタ１１３に接続され、モニタ１１３では図形の画面
表示が行われる。
【００１１】以下、この発明の動作を説明する。図５
は、従来技術の説明と同じ図形をこの発明で描画する場
合の描画過程を示す図である。図５（ｄ）において、５
２０、５２１、・・・、５３１、・・・は水平方向の座
標を示し、５４０、５４１、５４２、・・・、５５５、
・・・は垂直方向の座標を示している。描画する図形の
各頂点は、（５４０，５２０）、（５４３，５２５）、
（５４２，５３１）、（５５３，５３１）、（５５１，
５２５）、（５５３，５２０）であり、各頂点を結ぶ各
線分は図５（ａ）に示すように線分５１、線分５２、線
分５３、線分５４、線分５５、線分５６である。
は、従来技術の説明と同じ図形をこの発明で描画する場
合の描画過程を示す図である。図５（ｄ）において、５
２０、５２１、・・・、５３１、・・・は水平方向の座
標を示し、５４０、５４１、５４２、・・・、５５５、
・・・は垂直方向の座標を示している。描画する図形の
各頂点は、（５４０，５２０）、（５４３，５２５）、
（５４２，５３１）、（５５３，５３１）、（５５１，
５２５）、（５５３，５２０）であり、各頂点を結ぶ各
線分は図５（ａ）に示すように線分５１、線分５２、線
分５３、線分５４、線分５５、線分５６である。
【００１２】はじめに、図形の内部を塗りつぶす方法に
ついて説明する。その手順は次の通りである。
ついて説明する。その手順は次の通りである。
【００１３】手順１．線分５１の輪郭部以降（ラスタス
キャン方向）をビット反転する。先ず、線分５１に対し
てラスタスキャン順に線分５１に示される輪郭部以降を
判定等を行わず全てビット反転する。この様子が図５
（ｄ）に示される。ビット反転された点は同図では斜線
で塗られた丸で表示がされている。なおここで、ビット
反転の開始位置、すなわち各ラスタスキャンに対する輪
郭部をスタートアドレスと称している。図２は、ワーク
メモリ１０３におけるラスタスキャンライン５２１部分
のデータを示す概念図である。線分５１についてのラス
タスキャンライン５２１のスタートアドレスは、「５４
１」であり、図２に示されるようにスタートアドレス以
降はデータを反転していることがわかるであろう。な
お、「データを反転する」としているのは、塗りつぶし
データを設定しているのであって、必ずしも文字どおり
の「反転」を意味するものではないことを述べておく。
他のラスタスキャンライン５２０、５２２、・・・につ
いてもワークメモリ１０３内に同様のデータエリアを有
しており、また、データエリア、ワークメモリ１０３、
さらにフレームメモリ１１１は適当なデータ幅、適当な
容量とすることができ、より効率的／最適化された処理
が可能である。
キャン方向）をビット反転する。先ず、線分５１に対し
てラスタスキャン順に線分５１に示される輪郭部以降を
判定等を行わず全てビット反転する。この様子が図５
（ｄ）に示される。ビット反転された点は同図では斜線
で塗られた丸で表示がされている。なおここで、ビット
反転の開始位置、すなわち各ラスタスキャンに対する輪
郭部をスタートアドレスと称している。図２は、ワーク
メモリ１０３におけるラスタスキャンライン５２１部分
のデータを示す概念図である。線分５１についてのラス
タスキャンライン５２１のスタートアドレスは、「５４
１」であり、図２に示されるようにスタートアドレス以
降はデータを反転していることがわかるであろう。な
お、「データを反転する」としているのは、塗りつぶし
データを設定しているのであって、必ずしも文字どおり
の「反転」を意味するものではないことを述べておく。
他のラスタスキャンライン５２０、５２２、・・・につ
いてもワークメモリ１０３内に同様のデータエリアを有
しており、また、データエリア、ワークメモリ１０３、
さらにフレームメモリ１１１は適当なデータ幅、適当な
容量とすることができ、より効率的／最適化された処理
が可能である。
【００１４】手順２．手順１．と同様に線分５２の輪郭
部以降（ラスタスキャン方向）をビット反転する。この
様子は図５（ｅ）に示される通りである。
部以降（ラスタスキャン方向）をビット反転する。この
様子は図５（ｅ）に示される通りである。
【００１５】手順３．手順１．と同様に線分５３の輪郭
部以降（ラスタスキャン方向）をビット反転する。この
様子は図５（ｂ）に示される通りである。
部以降（ラスタスキャン方向）をビット反転する。この
様子は図５（ｂ）に示される通りである。
【００１６】手順４．手順１．と同様に線分５４の輪郭
部以降（ラスタスキャン方向）をビット反転する。手順
１．で示した処理を線分５４に対して行う様子は、図５
（ｃ）に示される通りであり、この処理ステップで図形
の下半分ができあがる。
部以降（ラスタスキャン方向）をビット反転する。手順
１．で示した処理を線分５４に対して行う様子は、図５
（ｃ）に示される通りであり、この処理ステップで図形
の下半分ができあがる。
【００１７】手順５．手順１．と同様に線分５５の輪郭
部以降（ラスタスキャン方向）をビット反転する。手順
１．で示した処理を線分５５に対して行う様子は、図５
（ｆ）に示される通りである。このとき、図３に示され
るようにスタートアドレス（「５５４」）以降はデータ
をもう一度反転していることがわかるであろう。図３は
この処理後のワークメモリ１０３におけるラスタスキャ
ンライン５２１部分のデータを示すものである。
部以降（ラスタスキャン方向）をビット反転する。手順
１．で示した処理を線分５５に対して行う様子は、図５
（ｆ）に示される通りである。このとき、図３に示され
るようにスタートアドレス（「５５４」）以降はデータ
をもう一度反転していることがわかるであろう。図３は
この処理後のワークメモリ１０３におけるラスタスキャ
ンライン５２１部分のデータを示すものである。
【００１８】手順６．手順１．と同様に線分５６の輪郭
部以降（ラスタスキャン方向）をビット反転する。手順
１．で示した処理を線分５６に対して行う様子は、図５
（ｇ）に示される通りであり、この処理ステップ終了に
より図形が完成する。
部以降（ラスタスキャン方向）をビット反転する。手順
１．で示した処理を線分５６に対して行う様子は、図５
（ｇ）に示される通りであり、この処理ステップ終了に
より図形が完成する。
【００１９】以上の説明の通り、従来ソフトウェアで行
っていた図形の内部であるか外部であるかとする複雑な
判定処理は、ラスタスキャン方向に輪郭部以降のデータ
を反転するという単純処理により実現することができる
ため、ハードウェアによっても判定処理を実現すること
が可能なのである。また、上記手順の通り、輪郭描画と
図形内部の判定処理／描画処理が同一ステップで実現さ
れており、判定ステップ、描画ステップを大幅に削減で
きていることが理解できよう。
っていた図形の内部であるか外部であるかとする複雑な
判定処理は、ラスタスキャン方向に輪郭部以降のデータ
を反転するという単純処理により実現することができる
ため、ハードウェアによっても判定処理を実現すること
が可能なのである。また、上記手順の通り、輪郭描画と
図形内部の判定処理／描画処理が同一ステップで実現さ
れており、判定ステップ、描画ステップを大幅に削減で
きていることが理解できよう。
【００２０】手順７．ワークメモリ１０３に記憶された
２次元配列図形データに色情報等を付加するビット拡張
を行う。ワークメモリ１０３から読み出したデータに色
情報等を付加し、フレームメモリ１１１に記憶させる。
色情報の付加されたデータはそれ自身の情報量が多く、
これを多量にデータ処理するには比例した処理時間が必
要である。図形の形状のみを処理する際に色情報は参照
されることが少なく、色情報の無い２次元図形データの
まま高速にデータ処理し、手順７で初めて色情報を付加
することは極めて効率的である。
２次元配列図形データに色情報等を付加するビット拡張
を行う。ワークメモリ１０３から読み出したデータに色
情報等を付加し、フレームメモリ１１１に記憶させる。
色情報の付加されたデータはそれ自身の情報量が多く、
これを多量にデータ処理するには比例した処理時間が必
要である。図形の形状のみを処理する際に色情報は参照
されることが少なく、色情報の無い２次元図形データの
まま高速にデータ処理し、手順７で初めて色情報を付加
することは極めて効率的である。
【００２１】これまでに説明した描画方法は、以下に述
べる動作により説明される。 動作１．ビット反転動作 ビット反転が開始される各ラスタスキャンのスタートア
ドレス１１（輪郭部）はＣＰＵにより算出され、バス１
１を介してレジスタ回路１０２に送信される。レジスタ
回路１０２へのスタートアドレス送信と同時にメモリ制
御装置１０４にも対応の読み出しに必要な制御信号が送
られ、ワークメモリ１０３から２次元データが読み出さ
れる。ワークメモリ１０３から読み出された２次元デー
タは、制御信号により転送方向がラッチ回路１０５側に
切替られた双方向切替器１０９を経由してラッチ回路１
０５にラッチされる。このラッチ回路１０５のラッチデ
ータはセレクタ回路１０７の第１の入力となる。セレク
タ回路１０７の第２の入力は、第１の入力の反転信号を
その入力とする。すなわち、第１の入力が「塗りつぶし
無し」の信号であれば、第２の入力は「塗りつぶし有
り」の信号である。レジスタ回路１０２の出力はセレク
タ回路１０７に接続入力されており、レジスタの出力は
セレクタ回路１０７の出力を制御し、セレクタ回路１０
７に第１の入力または第２の入力を選択出力させる。セ
レクタ回路１０７の選択動作は図形を描画する動作に等
しいのである。
べる動作により説明される。 動作１．ビット反転動作 ビット反転が開始される各ラスタスキャンのスタートア
ドレス１１（輪郭部）はＣＰＵにより算出され、バス１
１を介してレジスタ回路１０２に送信される。レジスタ
回路１０２へのスタートアドレス送信と同時にメモリ制
御装置１０４にも対応の読み出しに必要な制御信号が送
られ、ワークメモリ１０３から２次元データが読み出さ
れる。ワークメモリ１０３から読み出された２次元デー
タは、制御信号により転送方向がラッチ回路１０５側に
切替られた双方向切替器１０９を経由してラッチ回路１
０５にラッチされる。このラッチ回路１０５のラッチデ
ータはセレクタ回路１０７の第１の入力となる。セレク
タ回路１０７の第２の入力は、第１の入力の反転信号を
その入力とする。すなわち、第１の入力が「塗りつぶし
無し」の信号であれば、第２の入力は「塗りつぶし有
り」の信号である。レジスタ回路１０２の出力はセレク
タ回路１０７に接続入力されており、レジスタの出力は
セレクタ回路１０７の出力を制御し、セレクタ回路１０
７に第１の入力または第２の入力を選択出力させる。セ
レクタ回路１０７の選択動作は図形を描画する動作に等
しいのである。
【００２２】図２（および図３）に参照できるように、
各ラスタスキャンラインを走査するアドレスがレジスタ
回路１０２に記憶されたスタートアドレスになるまで
は、セレクタ回路１０７の選択出力は第１の入力が出力
される。図２（および図３）では白丸で表現されてい
る。一方、各ラスタスキャンラインを走査するアドレス
がレジスタ回路１０２に記憶されたスタートアドレスに
なると、セレクタ回路１０７の選択出力は第２の入力が
出力される。図２（および図３）では斜線で塗られた丸
で表現され、塗りつぶしがされていることを表現してい
る。 セレクタ回路１０７の選択出力は、ラッチ回路１
０８および双方向切替器１０９を経由してメモリ制御装
置１０４が出力する書き込み制御信号（Ｗｒｉｔｅ信
号）に同期してワークメモリ１０３に書き戻される。
各ラスタスキャンラインを走査するアドレスがレジスタ
回路１０２に記憶されたスタートアドレスになるまで
は、セレクタ回路１０７の選択出力は第１の入力が出力
される。図２（および図３）では白丸で表現されてい
る。一方、各ラスタスキャンラインを走査するアドレス
がレジスタ回路１０２に記憶されたスタートアドレスに
なると、セレクタ回路１０７の選択出力は第２の入力が
出力される。図２（および図３）では斜線で塗られた丸
で表現され、塗りつぶしがされていることを表現してい
る。 セレクタ回路１０７の選択出力は、ラッチ回路１
０８および双方向切替器１０９を経由してメモリ制御装
置１０４が出力する書き込み制御信号（Ｗｒｉｔｅ信
号）に同期してワークメモリ１０３に書き戻される。
【００２３】動作２．ビット拡張動作。 ワークメモリ１０３に展開されている１ビット／ピクセ
ルの図形データは図形描画命令等により指定されている
色情報を付加するため、メモリ制御装置１０４の読み出
し制御信号（リード信号）に同期してビット拡張器１１
０に送られる。ビット拡張器１１０では８ビット／ピク
セル、１６ビット／ピクセル、・・・等にビット拡張が
行われる。このビット拡張されたデータ（色情報が付加
されている画素データ）はメモリ制御装置１０４の書き
込み信号に同期してスタートアドレスからラスタスキャ
ン順にフレームメモリ１１１に書き込みが行われる。
ルの図形データは図形描画命令等により指定されている
色情報を付加するため、メモリ制御装置１０４の読み出
し制御信号（リード信号）に同期してビット拡張器１１
０に送られる。ビット拡張器１１０では８ビット／ピク
セル、１６ビット／ピクセル、・・・等にビット拡張が
行われる。このビット拡張されたデータ（色情報が付加
されている画素データ）はメモリ制御装置１０４の書き
込み信号に同期してスタートアドレスからラスタスキャ
ン順にフレームメモリ１１１に書き込みが行われる。
【００２４】動作３．モニタ画面への表示動作。 フレームメモリ１１１に記憶されている色情報付図形デ
ータは表示出力装置１１２でＲＧＢ等の信号変換を行な
う。ＲＧＢ信号はモニタ画面１１３で図形として表示さ
れる。
ータは表示出力装置１１２でＲＧＢ等の信号変換を行な
う。ＲＧＢ信号はモニタ画面１１３で図形として表示さ
れる。
【００２５】実施の形態２．実施の形態２では、実施の
形態１で説明したスタートアドレスの他に、エンドアド
レスを設定する機構を設けた。これにより、以下に説明
する通り、さらに高速な描画が可能となることが理解で
きよう。実施の形態２では、エンドアドレスを設けたの
で、実施の形態１のレジスタ回路１０２とは構成が異な
る。図７に示すレジスタ回路１０２はバス１１および／
またはバス１２を経由してソフトウェアの実行等を行う
ＣＰＵに接続される。エンドアドレス１２の設定はバス
１１を用いて行うこともできる。他の構成、接続および
基本的動作は実施の形態１と同じである。例えば、他の
ワークメモリ１０３、ビット拡張器１１０およびフレー
ムメモリ１１１間のデータ授受やＲＧＢ信号変換等の動
作は実施の形態１と同じであり、同一部分の説明は省略
し、異なる部分について説明する。
形態１で説明したスタートアドレスの他に、エンドアド
レスを設定する機構を設けた。これにより、以下に説明
する通り、さらに高速な描画が可能となることが理解で
きよう。実施の形態２では、エンドアドレスを設けたの
で、実施の形態１のレジスタ回路１０２とは構成が異な
る。図７に示すレジスタ回路１０２はバス１１および／
またはバス１２を経由してソフトウェアの実行等を行う
ＣＰＵに接続される。エンドアドレス１２の設定はバス
１１を用いて行うこともできる。他の構成、接続および
基本的動作は実施の形態１と同じである。例えば、他の
ワークメモリ１０３、ビット拡張器１１０およびフレー
ムメモリ１１１間のデータ授受やＲＧＢ信号変換等の動
作は実施の形態１と同じであり、同一部分の説明は省略
し、異なる部分について説明する。
【００２６】はじめに、ビット反転の手順について説明
する。その手順は次に示す通りである。 手順１．各ラスタスキャンライン毎に対して、アドレス
がスタートアドレスになるまでは「反転しないデータ」
をセレクタ回路１０７より選択出力する。
する。その手順は次に示す通りである。 手順１．各ラスタスキャンライン毎に対して、アドレス
がスタートアドレスになるまでは「反転しないデータ」
をセレクタ回路１０７より選択出力する。
【００２７】手順２．スタートアドレス以降は「反転し
たデータ」を選択出力する。実施の形態１と同様に、各
ラスタスキャンライン毎にスタートアドレスを境にビッ
ト反転を行う。これまでの手順は実施の形態１と同じ。
たデータ」を選択出力する。実施の形態１と同様に、各
ラスタスキャンライン毎にスタートアドレスを境にビッ
ト反転を行う。これまでの手順は実施の形態１と同じ。
【００２８】手順３．エンドアドレス以降は「反転しな
いデータ」を選択出力する。
いデータ」を選択出力する。
【００２９】次に上記手順の動作を説明する。本発明で
は、エンドアドレス設定が新たに設けられている。これ
は、実施の形態１で行っていた全ての線分に対して行な
われる反転操作を各ラスタスキャンライン毎に１度だけ
のスキャンで行うように動作するものである。すなわ
ち、実施の形態１で示したラスタスキャンライン５２１
を例にして説明すると、線分５１（スタートアドレス
「５４１」）と線分５５（スタートアドレス「５５
４」）とで２度の反転操作が行われていることに気づく
であろう。
は、エンドアドレス設定が新たに設けられている。これ
は、実施の形態１で行っていた全ての線分に対して行な
われる反転操作を各ラスタスキャンライン毎に１度だけ
のスキャンで行うように動作するものである。すなわ
ち、実施の形態１で示したラスタスキャンライン５２１
を例にして説明すると、線分５１（スタートアドレス
「５４１」）と線分５５（スタートアドレス「５５
４」）とで２度の反転操作が行われていることに気づく
であろう。
【００３０】１度目の反転はスタートアドレス「５４
１」から最終アドレス「５５５」までを反転している。
これは図５（ｄ）に示される。そして時を異にして、さ
らに２度目の反転が行われ、２度目のスタートアドレス
「５５４」から最終アドレス「５５５」までを反転して
いる。これは図５（ｆ）に示される。
１」から最終アドレス「５５５」までを反転している。
これは図５（ｄ）に示される。そして時を異にして、さ
らに２度目の反転が行われ、２度目のスタートアドレス
「５５４」から最終アドレス「５５５」までを反転して
いる。これは図５（ｆ）に示される。
【００３１】ここで注目したいのは、同じラスタスキャ
ンライン５２１に対して２度に分けられて反転操作が行
われている点である。１度目の反転操作において、図３
に示される２度目の反転スタートアドレス「５５４」以
降を反転しないように操作すれば、ただ１度の反転操作
で所望の結果を得られることがわかるであろう。
ンライン５２１に対して２度に分けられて反転操作が行
われている点である。１度目の反転操作において、図３
に示される２度目の反転スタートアドレス「５５４」以
降を反転しないように操作すれば、ただ１度の反転操作
で所望の結果を得られることがわかるであろう。
【００３２】そこで、図６に示すように所望の結果を得
るべくスタートアドレスとエンドアドレスの設定を設け
た。本発明では、スタートアドレスの設定／大小判定機
構の他に、さらにエンドアドレスの設定／大小判定機構
をレジスタ回路１０２内に設け、アドレスとスタートア
ドレスとの関係によりセレクタ回路１０７を制御したの
と同様に、エンドアドレスについてもアドレスとエンド
アドレスとの関係によりセレクタ回路１０７を制御する
ようにしている。アドレスがエンドアドレス以降の場合
は、セレクタ回路１０７を「反転しないデータ」を選択
出力させるように動作せしめるのである。このようにし
て得られた図形データはビット拡張等を行いモニタに表
示される。
るべくスタートアドレスとエンドアドレスの設定を設け
た。本発明では、スタートアドレスの設定／大小判定機
構の他に、さらにエンドアドレスの設定／大小判定機構
をレジスタ回路１０２内に設け、アドレスとスタートア
ドレスとの関係によりセレクタ回路１０７を制御したの
と同様に、エンドアドレスについてもアドレスとエンド
アドレスとの関係によりセレクタ回路１０７を制御する
ようにしている。アドレスがエンドアドレス以降の場合
は、セレクタ回路１０７を「反転しないデータ」を選択
出力させるように動作せしめるのである。このようにし
て得られた図形データはビット拡張等を行いモニタに表
示される。
【００３３】図７に示すように、レジスタ回路１０２
は、スタートアドレス１１およびエンドアドレス１２を
保持する回路、前記スタートアドレス１１およびエンド
アドレス１２とアドレスとの大小関係を判定する大小判
定回路を備えている。また、図８に示すように、ＦＩＦ
Ｏレジスタとトグル回路により構成し、アドレスと一致
する毎にセレクタ回路１０７への制御信号を生成するよ
うに構成することもできる。
は、スタートアドレス１１およびエンドアドレス１２を
保持する回路、前記スタートアドレス１１およびエンド
アドレス１２とアドレスとの大小関係を判定する大小判
定回路を備えている。また、図８に示すように、ＦＩＦ
Ｏレジスタとトグル回路により構成し、アドレスと一致
する毎にセレクタ回路１０７への制御信号を生成するよ
うに構成することもできる。
【００３４】以上の説明の通り、従来ソフトウェアで行
っていた図形の内部であるか外部であるかとする複雑な
判定処理は、ラスタスキャン方向に輪郭部以降のデータ
を反転するという単純処理により実現することができ、
かつ複数の輪郭部がある場合でも輪郭部毎に反転を行う
ことで１ラスタスキャンライン毎に処理を完結すること
ができる。
っていた図形の内部であるか外部であるかとする複雑な
判定処理は、ラスタスキャン方向に輪郭部以降のデータ
を反転するという単純処理により実現することができ、
かつ複数の輪郭部がある場合でも輪郭部毎に反転を行う
ことで１ラスタスキャンライン毎に処理を完結すること
ができる。
【００３５】これまでに説明した描画方法は、以下に述
べる動作により説明される。 動作１．ビット反転動作 ビット反転が開始される各ラスタスキャンのスタートア
ドレス１１（輪郭部）およびエンドアドレス１２はＣＰ
Ｕにより算出され、バス１１およびバス１２を介してレ
ジスタ回路１０２に送信される。レジスタ回路１０２へ
のスタートアドレス送信と同時にメモリ制御装置１０４
にも対応の読み出しに必要な制御信号が送られ、ワーク
メモリ１０３から２次元データが読み出される。ワーク
メモリ１０３から読み出された２次元データは、制御信
号により転送方向がラッチ回路１０５側に切替られた双
方向切替器１０９を経由してラッチ回路１０５にラッチ
される。このラッチ回路１０５のラッチデータはセレク
タ回路１０７の第１の入力となる。セレクタ回路１０７
の第２の入力は、第１の入力の反転信号をその入力とす
る。すなわち、第１の入力が「塗りつぶし無し」の信号
であれば、第２の入力は「塗りつぶし有り」の信号であ
る。レジスタ回路１０２の出力はセレクタ回路１０７に
接続入力されており、レジスタの出力はセレクタ回路１
０７の出力を制御し、セレクタ回路１０７に第１の入力
または第２の入力を選択出力させる。セレクタ回路１０
７の選択動作は図形を描画する動作に等しいのである。
べる動作により説明される。 動作１．ビット反転動作 ビット反転が開始される各ラスタスキャンのスタートア
ドレス１１（輪郭部）およびエンドアドレス１２はＣＰ
Ｕにより算出され、バス１１およびバス１２を介してレ
ジスタ回路１０２に送信される。レジスタ回路１０２へ
のスタートアドレス送信と同時にメモリ制御装置１０４
にも対応の読み出しに必要な制御信号が送られ、ワーク
メモリ１０３から２次元データが読み出される。ワーク
メモリ１０３から読み出された２次元データは、制御信
号により転送方向がラッチ回路１０５側に切替られた双
方向切替器１０９を経由してラッチ回路１０５にラッチ
される。このラッチ回路１０５のラッチデータはセレク
タ回路１０７の第１の入力となる。セレクタ回路１０７
の第２の入力は、第１の入力の反転信号をその入力とす
る。すなわち、第１の入力が「塗りつぶし無し」の信号
であれば、第２の入力は「塗りつぶし有り」の信号であ
る。レジスタ回路１０２の出力はセレクタ回路１０７に
接続入力されており、レジスタの出力はセレクタ回路１
０７の出力を制御し、セレクタ回路１０７に第１の入力
または第２の入力を選択出力させる。セレクタ回路１０
７の選択動作は図形を描画する動作に等しいのである。
【００３６】図６に参照できるように、各ラスタスキャ
ンラインを走査するアドレスがレジスタ回路１０２に記
憶されたスタートアドレスになるまでは、セレクタ回路
１０７の選択出力は第１の入力が出力される。図６では
白丸で表現されている。一方、各ラスタスキャンライン
を走査するアドレスがレジスタ回路１０２に記憶された
スタートアドレスになると、セレクタ回路１０７の選択
出力は第２の入力が出力される。図６では斜線で塗られ
た丸で表現され、塗りつぶしがされていることを表現し
ている。次に、各ラスタスキャンラインを走査するアド
レスがレジスタ回路１０２に記憶されたエンドアドレス
になると、セレクタ回路１０７の選択出力は再び第１の
入力が出力される。図６では白丸で表現されている。セ
レクタ回路１０７の選択出力は、ラッチ回路１０８およ
び双方向切替器１０９を経由してメモリ制御装置１０４
が出力する書き込み制御信号（Ｗｒｉｔｅ信号）に同期
してワークメモリ１０３に書き戻される。
ンラインを走査するアドレスがレジスタ回路１０２に記
憶されたスタートアドレスになるまでは、セレクタ回路
１０７の選択出力は第１の入力が出力される。図６では
白丸で表現されている。一方、各ラスタスキャンライン
を走査するアドレスがレジスタ回路１０２に記憶された
スタートアドレスになると、セレクタ回路１０７の選択
出力は第２の入力が出力される。図６では斜線で塗られ
た丸で表現され、塗りつぶしがされていることを表現し
ている。次に、各ラスタスキャンラインを走査するアド
レスがレジスタ回路１０２に記憶されたエンドアドレス
になると、セレクタ回路１０７の選択出力は再び第１の
入力が出力される。図６では白丸で表現されている。セ
レクタ回路１０７の選択出力は、ラッチ回路１０８およ
び双方向切替器１０９を経由してメモリ制御装置１０４
が出力する書き込み制御信号（Ｗｒｉｔｅ信号）に同期
してワークメモリ１０３に書き戻される。
【００３７】動作２．ビット拡張動作、モニタ画面への
表示動作。実施の形態１に同じ。
表示動作。実施の形態１に同じ。
【００３８】
【発明の効果】以上のように、請求項１記載の発明によ
れば、ラスタスキャン方向の図形輪郭部毎に図形データ
の反転を行うと図形の内部であるか外部であるかを判定
する処理が不要となるので、図形を高速に描画すること
ができるという効果がある。
れば、ラスタスキャン方向の図形輪郭部毎に図形データ
の反転を行うと図形の内部であるか外部であるかを判定
する処理が不要となるので、図形を高速に描画すること
ができるという効果がある。
【００３９】請求項２記載の発明によれば、ラスタスキ
ャン方向の図形輪郭部に対応したスタートアドレスおよ
びエンドアドレスを設定することで、１度のラスタスキ
ャンで図形を描画することができ、図形を高速に描画す
ることができるという効果がある。
ャン方向の図形輪郭部に対応したスタートアドレスおよ
びエンドアドレスを設定することで、１度のラスタスキ
ャンで図形を描画することができ、図形を高速に描画す
ることができるという効果がある。
【００４０】請求項３記載の発明によれば、図形内部の
判定および図形の色情報を付加せず１ビット／ピクセル
でデータ処理を行うので、図形を高速に描画することが
できるという効果がある。
判定および図形の色情報を付加せず１ビット／ピクセル
でデータ処理を行うので、図形を高速に描画することが
できるという効果がある。
【図１】 この発明による表示制御装置
【図２】 アドレスによるデータ反転を示す図
【図３】 アドレスによるデータ反転を示す図
【図４】 従来の処理方法を示す図
【図５】 多角形の塗りつぶし例を示す図
【図６】 アドレスによるデータ反転を示す図
【図７】 この発明のレジスタ回路の一例を示す図
【図８】 この発明のレジスタ回路の一例を示す図
１１ バス、１２ バス、１０１ ＣＰＵ、１０２ レ
ジスタ回路、１０３第１の記憶手段、１０４ メモり制
御装置、１０５ データ保持手段、１０６反転器、１０
７ セレクタ回路、１０８ データ保持手段、１０９
、１１０ビット拡張器、１１１ 第２の記憶手段、１
１２ 表示出力装置、１１３ ディスプレイモニタ。
ジスタ回路、１０３第１の記憶手段、１０４ メモり制
御装置、１０５ データ保持手段、１０６反転器、１０
７ セレクタ回路、１０８ データ保持手段、１０９
、１１０ビット拡張器、１１１ 第２の記憶手段、１
１２ 表示出力装置、１１３ ディスプレイモニタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 忠幸 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウェア株式会社内 (72)発明者 坂井 秀次 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウェア株式会社内 (72)発明者 橘高 義明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 田中 邦明 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフフトウェア株式会社 内
Claims (3)
- 【請求項１】 図形情報を記憶するワークメモリと、 このワークメモリの出力信号とその出力の反転信号とを
入力し一方を選択出力する選択手段と、 ＣＰＵからの第１のアドレス設定値を記憶するレジスタ
とを備え、 前記レジスタはラスタスキャン毎にＣＰＵにより設定さ
れる第１のアドレス設定値とそのラスタスキャン方向の
アドレスとを比較し、その比較結果を第１状態または第
２状態として出力し、 前記選択手段は第１の入力、または第２の入力を選択し
出力するものであって、前記レジスタの第１状態が入力
されているときは第１の入力を選択出力し、第２状態が
入力されているときは第２の入力を選択出力し、 前記選択手段の出力は前記ワークメモリに再び記憶され
ることを特徴とする表示制御装置。 - 【請求項２】 図形情報を記憶するワークメモリと、 このワークメモリの出力信号とその出力の反転信号とを
入力し一方を選択出力する選択手段と、 ＣＰＵからの第１のアドレス設定値および第２のアドレ
ス設定値を記憶するレジスタとを備え、 前記レジスタはラスタスキャン毎にＣＰＵにより設定さ
れる第１のアドレス設定値および第２のアドレス設定値
とそのラスタスキャン方向のアドレスとを比較し、アド
レスが第１のアドレス設定値および第２のアドレス設定
値の範囲であるときは第１状態として出力しそれ以外の
範囲では第２状態として出力し、 前記選択手段は第１の入力、または第２の入力を選択し
出力するものであって、前記レジスタの第１状態が入力
されているときは第１の入力を選択出力し、第２状態が
入力されているときは第２の入力を選択出力し、 前記選択手段の出力は前記ワークメモリに再び記憶され
ることを特徴とする表示制御装置。 - 【請求項３】 前記ワークメモリに記憶する図形情報は
２値情報であることを特徴とする請求項１または請求項
２に記載の表示制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8211515A JPH1055166A (ja) | 1996-08-09 | 1996-08-09 | 多角形塗りつぶしアクセラレータ |
| CN97102371A CN1173666A (zh) | 1996-08-09 | 1997-01-29 | 绘制多边形等图形的方法及显示控制装置 |
| KR1019970005519A KR100266930B1 (ko) | 1996-08-09 | 1997-02-24 | 다각형등의도형을묘화하는방법및표시제어장치 |
| US08/804,506 US5910807A (en) | 1996-08-09 | 1997-02-24 | Method of drawing figure such as polygon and display control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8211515A JPH1055166A (ja) | 1996-08-09 | 1996-08-09 | 多角形塗りつぶしアクセラレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055166A true JPH1055166A (ja) | 1998-02-24 |
Family
ID=16607199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8211515A Pending JPH1055166A (ja) | 1996-08-09 | 1996-08-09 | 多角形塗りつぶしアクセラレータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5910807A (ja) |
| JP (1) | JPH1055166A (ja) |
| KR (1) | KR100266930B1 (ja) |
| CN (1) | CN1173666A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6952215B1 (en) * | 1999-03-31 | 2005-10-04 | International Business Machines Corporation | Method and system for graphics rendering using captured graphics hardware instructions |
| JP4712365B2 (ja) * | 2004-08-13 | 2011-06-29 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置および半導体記憶装置 |
| US20100182334A1 (en) * | 2009-01-22 | 2010-07-22 | Global Graphics Software Limited | Method and system for improved display of sampled data differences |
| US8085584B1 (en) * | 2009-11-30 | 2011-12-27 | Micron Technology, Inc. | Memory to store user-configurable data polarity |
| JP7168099B2 (ja) * | 2019-09-12 | 2022-11-09 | 日本電信電話株式会社 | 前処理装置、判定システム、前処理方法および前処理プログラム |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042475B2 (ja) * | 1977-12-13 | 1985-09-21 | 三菱電機株式会社 | デイスプレイ装置 |
| JPS553069A (en) * | 1978-06-23 | 1980-01-10 | Seiko Instr & Electronics Ltd | Plane picture generating system for display device |
| JPS5510656A (en) * | 1978-07-07 | 1980-01-25 | Nec Corp | Method and device for painting out pattern |
| JPS5971093A (ja) * | 1982-10-18 | 1984-04-21 | 株式会社日立製作所 | 塗潰し図形発生装置 |
| US4646076A (en) * | 1983-04-27 | 1987-02-24 | Sperry Corporation | Method and apparatus for high speed graphics fill |
| JPS61249175A (ja) * | 1985-04-24 | 1986-11-06 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 図形処理装置 |
| JPS6299876A (ja) * | 1985-10-25 | 1987-05-09 | Toshiba Corp | 多角形の塗りつぶし方式 |
| JPS62192878A (ja) * | 1986-02-20 | 1987-08-24 | Nippon Gakki Seizo Kk | 多角形の塗りつぶし方法 |
| JPH02211522A (ja) * | 1989-02-10 | 1990-08-22 | Mitsubishi Electric Corp | 図形表示装置 |
| JPH0573693A (ja) * | 1991-09-17 | 1993-03-26 | Fujitsu Ltd | 輪郭塗り潰し方式 |
-
1996
- 1996-08-09 JP JP8211515A patent/JPH1055166A/ja active Pending
-
1997
- 1997-01-29 CN CN97102371A patent/CN1173666A/zh active Pending
- 1997-02-24 KR KR1019970005519A patent/KR100266930B1/ko not_active IP Right Cessation
- 1997-02-24 US US08/804,506 patent/US5910807A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100266930B1 (ko) | 2000-09-15 |
| KR19980018034A (ko) | 1998-06-05 |
| CN1173666A (zh) | 1998-02-18 |
| US5910807A (en) | 1999-06-08 |
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