JPH04199975A - 画像形成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は画像形成装置に関する。

［従来の技術］ ページプリンタ等の出力イメージを形成するような画像
形成システムにおいては、従来は３０００ｄｐｉ　、　
２値の程度の画像を展開できれば十分であった。

しかし、より高品位の出力画像の要求の高まりによって
、画像形成装置においては高解像度化、多値化された画
像を生成する必要がある。

この種の画像形成装置に要求される描画機能は、直線や
円などの幾何図形の描画１文字８力。

自然画などのイメージ出力の３つに大別されるが、出力
画像に対する高解像度化の要求はこれらのうちの主とし
て幾何図形の表現や文字表現の高品位化のためである。

同様に出力画像に対する多値化の要求はイメージ比力の
高品位化の要求から（る。

しかし、一般に印刷物等においては濃度表現は主として
スクリーン表現等の面積階調法によるものであるから、
出力装置において表現可能な最小画素サイズに比べて１
６〜２５６倍程度の面積が必要である。つまり必然的に
画素密度の低い、低解像度のビットマツプしか必要では
ない。但し、１画素に割り当てられるビット数は２値の
４〜８倍程度必要である。

これらのことから画像形成装置のビットマツプに対する
要求としては、文字表現のためには、２値で十分である
が画素密度の高い必要があり、階調表現の為には画素密
度は低（でも十分であるが多値の必要がある。

両者の要求を満たすためには画素密度の高い、多値のビ
ットマツプを備えればよいわけであるが、コストのかか
るメモリーの使用量はなるべ（最小限に抑えたい。２値
高解像度のビットマツプと、多値の低解像度のビットマ
ツプを別個に持ち、両者を合成出力する方法が比較的ロ
ーコストである。

［発明が解決しようとする課題］ しかし、解像度の異なる画像の合成時においては、画素
サイズの違いから２値表現と多値表現の衝突部において
、多値表現の上に２値表現の書き込みが行われた場合に
、多値画素領域の一部だけ２値画素が占める場合、合成
画面におけるビットマツプの優先順位等で、問題が生じ
、このままでは合成画像上で正常な表現ができない。画
素毎に優先順位などの付加情報があればこの問題は回避
できるが、新たなメモリーが必要となり、省メモリーの
効果が小さくなってしまう。

本発明の目的は以上のような問題を解消した画像形成装
置を提供することにある。

［課題を解決するための手段］ 上記目的を達成するため本発明は、多値メモリーと、２
値メモリーと、前記２つのメモリーからのデータが混在
する領域を検出する検出手段と、該検出手段によって検
出された混在領域に該当する一方のメモリのデータを他
方のメモリの解像度に変換する変換手段と、該変換手段
によって得られたデータを前記他方のメモリーに展開す
る手段とを具えたことを特徴とする。

［作　用］ 本発明によれば、上記構成によって、例えば多値画素内
に部分的に２値画像と階調表現が混在する様な場合、多
値画素内の階調表現をデイザ処理し、画像の乱れを補正
する。

［実施例］ 第１図は本発明のコントローラの基本構成図である。５
がデータ、アドレス等のバス、１０はＣＰＵ　、　ＧＤ
Ｃ等の描画システム、２１が２値のビットマツプメモリ
ー、２２は多値のビットマツプメモリー、３０は描画プ
ログラムや、座標変換テーブル等が含まれているＲＯＭ
／ＲＡＭ　、４０はこの装置に対して描画指令や描画座
標等のやり取りに用いられるＩｌｏである。５０が画像
出力回路であり出力装置に必要なタイミングで画像メモ
リーの読み出しを行う。

第２図は各ビットマツプの画素サイズを示す。

この例では多値ビットマツプＢに対しビットマツプＡは
画素の一辺のサイズが１７４であるから、１つの多値画
素領域内の２値画素め数は１６となる。

第７図（ａ）は多値メモリーにあるレベルのグレー値が
表現されているものを出力した結果である。四角形の内
部が１つの多値画素である。この領域に第７図（ｂ）の
ような二値図形が書き込まれた際には、合成された結果
は第７図（ｃ）のようになる。斜線部が２値と多値の表
現が混在する多値画素の領域であり、本発明による処理
の対象部である。

このような画像を出力するために画像出力回路５０は多
値ビットマツプの画素データを連続して４回読み出しを
行い、さらに４回の走査にわたって同じメモリーをアク
セスするか、ラインバッファを備えデータを蓄えておく
かいずれかの手段を取る。

描画手順は第３図のようになる。すなわち、描両要求が
あると、多値ビットマツプの座標計算（Ｓｌ）、および
２値ビツトマツプの座標計算（Ｓ２）を行い、描画デー
タが２値か多値かを判断する（Ｓ３）。描画データが２
値のときはＳ４で対応する多値ビットマツプの画素内に
濃度Ｏ以外のデータがあるか否かを判断する。データが
あるとき、すなわち、対応する多値画素内にすでに濃度
０以外の階調表現が存在するときには、Ｓ５で当該多値
データをデイザ変換し、Ｓ６で２値（ビットマツプ）画
素の対応する領域にデイザ表現が行われ、Ｓ７で対応す
る多値ピットマップノの画素の階調表現がクリアされた
後、Ｓ８で２値メモリーに描画が行われる。階調表現の
無い場合には単に描画が行われる。

Ｓ３で多値の描画が行われる際にはＳ９で対応する描画
領域の２値ビツトマツプが単純にクリアされた後、ＳＩ
Ｏで多値メモリーに描画される。

［他の実施例］ ２値と多値の混在する領域をデイザで再処理するだめに
は書き込みの前に読みだしが必要なことから、ソフトウ
ェアに負担がかかり描画時間がかかる。本発明の第二の
実施例としてハードウェアによる構成を第４図に示す。

６０〜６２はデータ、アドレス等のバス５を介して不図
示のＣＰＵ等から設定されるレジスタである。

６０はメモリーの描画アドレスを指定するＡレジスタ、
６１は書き込むデータを設定する１６ビツトのＤレジス
タ、６２は書き込む値が２値か多値か、および論理演算
の設定を行うＣレジスタ、６２Ａは入力１０６の値や設
定によって動作手順を変更するシーケンスコントローラ
である。シーケンスコトローラ６２Ａによってメモリー
のアクセスやＡＬＵの動作などが制御ラインの１０１〜
１０５で制御される。２１が２値メモリー、２２が多値
メモリーである。３１がデイザパターンの設定されてい
るＲＯＭ等メモリーである。２値メモリー２１のデータ
バス幅は１６ビツトである。多値メモリー２２のデータ
幅は８ビツトであり、１６ビツトバスと接続されて上位
ないし下位８ビツトは無視される。ＣＰＵ等からの描画
対象はＡレジスタ６０によってアドレス指定される。ア
ドレス変換を省略するために本実施例では２１の２値画
素のビットマツプ配列が第５図のように設定されている
ものとする。

２値描画の際にはＡレジスタ６０には縦方向及び横方向
の下位２ビツトを省いた座標値から計算されたアドレス
が設定される。設定されたデータは２値および多値メモ
リーに入力され、多値８ビツトデータが読みだされ、そ
ののち多値メモリーの多値データはリセットされる。読
みだされたデータは８人力ＯＲゲート８１にて０が否か
判定され１０６の信号ラインによって動作モードが決定
される。

データはデイザメモリー３１に入力されて１６ビツトの
デイザパターンに変換される。

多値出力が０だった場合にはセレクタ８０の出力は２値
メモリー２１の出力を選択して、１０５のタイミング指
定でロックする。Ｄレジスタ６１の値と２値メモリー２
１の出力の論理演算が８２のＡＬＵで取られ、ラッチ８
２Ａに保持された値が２値メモリー２１に書き戻される
。

多値出力がＯでない場合にはセレクタ８０はデイザメモ
リ３１の出力を選択し、同様にロックしてデイザパター
ンとＤレジスタ６１の論理演算が行われた後で２値メモ
リー２１に書き込まれる。

２値の読みだしデータ、ＣＰＵからの書き込みデータと
の論理演算が行われたのちに、２値メモリー２１に値が
書き込まれる。

多値描画の際には、Ａレジスタ６０には縦横各々の座標
値から計算されたアドレスが設定され、２値画像メモリ
ー２１はＡレジスタ６０で指定されたアドレスで１６ビ
ツト、ちょうど多値画素１つ分の領域がクリアされる。

８ビツト多値データはそのまま多値メモリー２２に書き
込まれる。

上記シーケンスにおいてメモリーのクリアはラッチ８２
ＡをあらかじめＯリセットさせておくことによって実現
される。

第４図に示すハードウェアで第１の実施例と同等の効果
を高速で実行することが可能となる。

以上の動作のタイミングチャートを第６図に示す。Ａレ
ジスタ　Ｄレジスタにはすでに値が設定されているもの
とする。

本実施例によって、二値ビットマツプと多値ビットマツ
プを合成し出力する表示装置、印字装置などの機器にお
ける出力時の画像の乱れを多値画素の領域内を２値ビツ
トマツプのデイザで処理することによって、省メモリー
でシンプルな画像形成装置を構成することができる。

本実施例では多値ビットマツプのデータを２値ビツトマ
ツプに展開したが逆を行ってもよい。

［発明の効果］ 本発明によれば多値メモリと２値メモリの解像度の違い
によらず良好に画像合成が行える。

【図面の簡単な説明】

第１図は画像形成コントローラの基本構成を示すブロッ
ク図、 第２図は２つのビットマツプの画素の大きさを比較する
説明図、 第３図はデイザに置き換えるアルゴリズムを示した図、 第４図はデイザへの置き換えを実行する回路のブロック
図、 第５図はアドレス変換の省略のためのビット配置を示す
図、 第６図は第４図の回路の実行手順のタイミング図、 第７図は２値と多値の画像の合成の態様を示す図である
。 ２）図面の主要な部分を表わす符号の説明５・・・コン
トローラのアドレス、データバスなどを示す、 １０・・・ＣＰＵ等の描画処理部を示す、２１・・・２
値のビットマツプメモリー、２２・・・は多値のビット
マツプメモリー、３０・・・描画プログラム、変換テー
ブル等を蓄えるメモリー、 ３１・・・デイザパターンメモリー、 ４０・・・コントローラ外部とのインターフェイス、５
０・・・画像出力回路、 ６０〜６２・・・ＣＰＵから設まされるレジスタ群、８
０・・・データセレクタ、 ８１・・・８人力０Ｒ１ ８２・・・ＡＬＵ、 １００〜１０５・・・メモリーの読み書き、セレクト等
制御ライン、 １０６・・・シーケンスコントローラの動作決定用入力
。 ビットマツプＡ　　　　　　　　　　ヒバ７トマツブ第
２図 」シ、工（ｉ　　　　　　　　　　　　　　　　　　　
　　　　　　　　華下位第５図 （Ｇ） （ｂ） 第　７図（ぞの１）

Claims (1)

【特許請求の範囲】
1. １）多値メモリーと、２値メモリーと、前記２つのメモ
   リーからのデータが混在する領域を検出する検出手段と
   、該検出手段によって検出された混在領域に該当する一
   方のメモリのデータを他方のメモリの解像度に変換する
   変換手段と、該変換手段によって得られたデータを前記
   他方のメモリーに展開する手段とを具えたことを特徴と
   する画像形成装置。