JPH0464182A - 塗り潰しパターン発生装置および該装置を用いたパターン塗り潰し方法 - Google Patents
塗り潰しパターン発生装置および該装置を用いたパターン塗り潰し方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- G—PHYSICS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、アウトラインによって複数の領域に区画され
たパターンの塗り潰しを行う塗り潰しパターン発生装置
および該装置を用いたパターン塗り潰し方法に関する。
たパターンの塗り潰しを行う塗り潰しパターン発生装置
および該装置を用いたパターン塗り潰し方法に関する。
（従来の技術）
アウトラインのみが与えられたパターンの複数の領域の
内部を選択的に塗り潰す方法としては、ｅＶｅｎ−Ｏｄ
ｄルールによるものがある。
内部を選択的に塗り潰す方法としては、ｅＶｅｎ−Ｏｄ
ｄルールによるものがある。
このｅｖｅｎ−ｏｄｄルールにおいては、まず、装置と
して、第４図に示す如くに、生成するパターンサイズに
合わせた大きさの第１および第２のメモリ領域Ａ、Ｂを
有するローカルメモリ（ビットマツプメモリ）１１と、
上記第１および第２のメモリ領域Ａ、Ｂの内容の書き込
み読み出し、演算処理等を行うだめのパターン発生器９
と、上記バターン発生器９を制御するためのホストＣＰ
ＵＩと、上記ホストＣＰＵＩに接続されたメインメモリ
３およびフォントメモリ５とを具備している。
して、第４図に示す如くに、生成するパターンサイズに
合わせた大きさの第１および第２のメモリ領域Ａ、Ｂを
有するローカルメモリ（ビットマツプメモリ）１１と、
上記第１および第２のメモリ領域Ａ、Ｂの内容の書き込
み読み出し、演算処理等を行うだめのパターン発生器９
と、上記バターン発生器９を制御するためのホストＣＰ
ＵＩと、上記ホストＣＰＵＩに接続されたメインメモリ
３およびフォントメモリ５とを具備している。
ここで、白黒のパターンは、ビットマツプメモリ上に“
１° “０”の情報として描かれる。
１° “０”の情報として描かれる。
次に、第５図を参照して、このｅｖｅｎ−ｏｄｄルール
による従来のパターン塗り潰し例を以下に説明する。
による従来のパターン塗り潰し例を以下に説明する。
まず、第５図（ａ）に示す如くに、ステップ１として、
上記ホストＣＰＵＩの制御に従って上記パターン発生器
９は、上記第１および第２のメモリ領域Ａ、Ｂを全面ク
リアする。次に、第５図（ｂ）に示す如くに、ステップ
２として、上記パターン発生器９は、第１のメモリ領域
Ａには、アウトラインデータを描画し、第２のメモリ領
域Ｂには、所定のルールに基づいて生成した塗り潰しの
ために必要なフラグデータを描画する。次に、第５図（
ｃ）に示す如くに、ステップ３として、上記パターン発
生器９は、上記第１および第２のメモリ領域Ａ、Ｂに描
画されたデータをそれぞれ読み出し、上記第２のメモリ
領域Ｂよりのスキャンライン方向に沿って隣接するフラ
グデータ同士を排他的論理和（ＸＯＲ）演算しくアウト
ライン内の塗り潰し）、それと共に、上記排他的論理和
演算の結果と上記第１のメモリ領域Ａよりのアウトライ
ンデータとを上記スキャン方向に沿って論理和（ＯＲ）
演算を行う（塗り潰しのズレ等の補正）。そして、その
演算結果を第２のメモリ領域Ｂの同一スキャンライン上
に書き込む。上述した手順をパターンに含まれるすべて
の閉曲線上のスキャンラインについて行うことにより、
第５図（ｃ）の第２のメモリ領域Ｂには完全に塗り潰さ
れたパターンデータが得られる。上記第２のメモリ領域
Ｂに得られた完全に塗り潰されたパターンデータはホス
トＣＰＵＩによって読み出され、メインメモリ３等に転
送される。次に新しいバタンを生成する時には、上述し
たステップ１〜３を繰返して行う。
上記ホストＣＰＵＩの制御に従って上記パターン発生器
９は、上記第１および第２のメモリ領域Ａ、Ｂを全面ク
リアする。次に、第５図（ｂ）に示す如くに、ステップ
２として、上記パターン発生器９は、第１のメモリ領域
Ａには、アウトラインデータを描画し、第２のメモリ領
域Ｂには、所定のルールに基づいて生成した塗り潰しの
ために必要なフラグデータを描画する。次に、第５図（
ｃ）に示す如くに、ステップ３として、上記パターン発
生器９は、上記第１および第２のメモリ領域Ａ、Ｂに描
画されたデータをそれぞれ読み出し、上記第２のメモリ
領域Ｂよりのスキャンライン方向に沿って隣接するフラ
グデータ同士を排他的論理和（ＸＯＲ）演算しくアウト
ライン内の塗り潰し）、それと共に、上記排他的論理和
演算の結果と上記第１のメモリ領域Ａよりのアウトライ
ンデータとを上記スキャン方向に沿って論理和（ＯＲ）
演算を行う（塗り潰しのズレ等の補正）。そして、その
演算結果を第２のメモリ領域Ｂの同一スキャンライン上
に書き込む。上述した手順をパターンに含まれるすべて
の閉曲線上のスキャンラインについて行うことにより、
第５図（ｃ）の第２のメモリ領域Ｂには完全に塗り潰さ
れたパターンデータが得られる。上記第２のメモリ領域
Ｂに得られた完全に塗り潰されたパターンデータはホス
トＣＰＵＩによって読み出され、メインメモリ３等に転
送される。次に新しいバタンを生成する時には、上述し
たステップ１〜３を繰返して行う。
ここで問題となるのが、ｅｖｅｎ−ｏｄｄルールては、
第６図（ａ）に示す如くスキャンライン方向に、複数の
閉曲線（境界線）が存在するようなパターンの場合は、
第６図（ｂ）に示される如くに塗り潰される領域は交互
になり、任意の領域の塗り潰しを行うことは難しかった
。
第６図（ａ）に示す如くスキャンライン方向に、複数の
閉曲線（境界線）が存在するようなパターンの場合は、
第６図（ｂ）に示される如くに塗り潰される領域は交互
になり、任意の領域の塗り潰しを行うことは難しかった
。
すなわち、ｅｖｅｎ−ｏｄｄルール（メモリ領域Ａがア
ウトラインデータ、メモリ領域Ｂがフラグデータ）を採
用しているパターン発生器で構成されたシステムで任意
の領域の塗り潰しパターンを得ようとする場合、たとえ
ば第７図（ａ）のアウトラインから塗り潰されたパター
ンデータを得ようとする場合は従来の一連の動作では第
７図（ｂ）に示すパターンデータになってしまうが、幾
つかのセグメント（１つの閉じたパターン）単位で処理
し、かつホストＣＰＵが介在することによって第７図（
ｃ）に示すパターンデータを得ることは可能であった。
ウトラインデータ、メモリ領域Ｂがフラグデータ）を採
用しているパターン発生器で構成されたシステムで任意
の領域の塗り潰しパターンを得ようとする場合、たとえ
ば第７図（ａ）のアウトラインから塗り潰されたパター
ンデータを得ようとする場合は従来の一連の動作では第
７図（ｂ）に示すパターンデータになってしまうが、幾
つかのセグメント（１つの閉じたパターン）単位で処理
し、かつホストＣＰＵが介在することによって第７図（
ｃ）に示すパターンデータを得ることは可能であった。
第８図を参照してその処理手順を以下に示す。
まず、第８図（ａ）に示す如くに、ステップ１として、
上記ホストＣＰＵＩの制御に従ってパターン発生器９は
、全面クリアされた第１および第２のメモリ領域Ａ、Ｂ
に第７図（ａ）に示すセグメント１０１，１０５のアウ
トラインデータおよびフラグデータをそれぞれ描画する
。そして、前述した如くの塗り潰し処理を行った後に、
第１のメモリ領域Ａにはアウトラインデータが作られ、
第２のメモリ領域Ｂには塗り潰されたパターンデータが
作られる。そして、ホストＣＰ Ｕ １ ハ、第２のメ
モリ領域Ｂ内の塗り潰されたデータを読み出して、ホス
トＣＰＵＩ側のメインメモリ３へ転送する。
上記ホストＣＰＵＩの制御に従ってパターン発生器９は
、全面クリアされた第１および第２のメモリ領域Ａ、Ｂ
に第７図（ａ）に示すセグメント１０１，１０５のアウ
トラインデータおよびフラグデータをそれぞれ描画する
。そして、前述した如くの塗り潰し処理を行った後に、
第１のメモリ領域Ａにはアウトラインデータが作られ、
第２のメモリ領域Ｂには塗り潰されたパターンデータが
作られる。そして、ホストＣＰ Ｕ １ ハ、第２のメ
モリ領域Ｂ内の塗り潰されたデータを読み出して、ホス
トＣＰＵＩ側のメインメモリ３へ転送する。
次に、第８図（ｂ）に示す如くに、ステップ２として、
パターン発生器９は、上記第１および第２のメモリ領域
Ａ、Ｂを全面クリアした後、第７図（ａ）に示すセグメ
ント１０３のアウトラインデータおよびフラグデータを
第１および第２のメモリ領域Ａ、Ｂへそれぞれ描画し、
塗り潰し処理を行った後、第２のメモリ領域Ｂの塗り潰
されたパターンデータがステップ１と同様にホストＣＰ
Ｕ１側のメインメモリ３へ転送される。そして、上記メ
インメモリ３においては、上記転送された塗り潰された
データとステップ１で既に書き込まれている塗り潰され
たデータとの論理和（ＯＲ）が行なわれ書き込まれる。
パターン発生器９は、上記第１および第２のメモリ領域
Ａ、Ｂを全面クリアした後、第７図（ａ）に示すセグメ
ント１０３のアウトラインデータおよびフラグデータを
第１および第２のメモリ領域Ａ、Ｂへそれぞれ描画し、
塗り潰し処理を行った後、第２のメモリ領域Ｂの塗り潰
されたパターンデータがステップ１と同様にホストＣＰ
Ｕ１側のメインメモリ３へ転送される。そして、上記メ
インメモリ３においては、上記転送された塗り潰された
データとステップ１で既に書き込まれている塗り潰され
たデータとの論理和（ＯＲ）が行なわれ書き込まれる。
次に第８図（ｃ）に示す如くに、ステップ３として、パ
ターン発生器９は、上記ステップ２の結果をクリアする
ため上記第１および第２のメモリ領域Ａ、Ｂを全面クリ
アした後、第７図（ａ）に示す全セグメントのアウトラ
インデータおよびフラグデータを第１および第２のメモ
リ領域Ａ、 Ｂへそれぞれ描写する。そして、このス
テップ３では、塗り潰しデータは必要としないため、塗
り潰し処理は行なわずに、上記第１のメモリ領域Ａのア
ウトラインデータのみがホストＣＰＵＩ側のメインメモ
リ３へ転送され、この転送されたアウトラインデータと
ステップ２で既に書き込まれている塗り潰されたデータ
との論理和（ＯＲ）が行なわれ、その結果がメインメモ
リ３へ書き込まれる。
ターン発生器９は、上記ステップ２の結果をクリアする
ため上記第１および第２のメモリ領域Ａ、Ｂを全面クリ
アした後、第７図（ａ）に示す全セグメントのアウトラ
インデータおよびフラグデータを第１および第２のメモ
リ領域Ａ、 Ｂへそれぞれ描写する。そして、このス
テップ３では、塗り潰しデータは必要としないため、塗
り潰し処理は行なわずに、上記第１のメモリ領域Ａのア
ウトラインデータのみがホストＣＰＵＩ側のメインメモ
リ３へ転送され、この転送されたアウトラインデータと
ステップ２で既に書き込まれている塗り潰されたデータ
との論理和（ＯＲ）が行なわれ、その結果がメインメモ
リ３へ書き込まれる。
すなわち、以上のステップ１〜３の動作で、要求される
第７図（ｃ）と同し塗り潰されたデータがメインメモリ
１に得られる。
第７図（ｃ）と同し塗り潰されたデータがメインメモリ
１に得られる。
（発明が解決しようとする課題）
この方法だと、任意のパターンを自由に塗り潰すことが
できる。しかし、パターンの形成にあたって頻繁にホス
トＣＰＵの介在を必要とする為、どうしても処理時間が
長くなってしまう問題点があった。
できる。しかし、パターンの形成にあたって頻繁にホス
トＣＰＵの介在を必要とする為、どうしても処理時間が
長くなってしまう問題点があった。
本発明は、上述した問題を解決するためのもので、その
目的は、少ないハードウェア量で高速に汎用性のある塗
り潰しパターンを得ることができる塗り潰しパターン発
生装置および該装置を用いたパターン塗り潰し方法を提
供することである。
目的は、少ないハードウェア量で高速に汎用性のある塗
り潰しパターンを得ることができる塗り潰しパターン発
生装置および該装置を用いたパターン塗り潰し方法を提
供することである。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の特徴は、多種のア
ウトラインデータに基づいて、そのアウトラインの任意
内部の塗り潰されたパターンを発生するため、上記アウ
トラインデータを描画する第１のメモリ領域と塗り潰し
のために用いられるフラグデータを描画する第２のメモ
リ領域とを有し、上記第１および第２のメモリ領域に描
画されたデータを使って上記アウトラインの内部を塗り
潰す塗り潰しパターン発生装置にして、上記第１および
第２のメモリ領域に描画されたデータを読み出し、上記
第２のメモリ領域よりの前もって決められたスキャンラ
イン方向に沿って隣接するフラグデータ同士を上記スキ
ャンライン方向に沿って排他的論理和（Ｘ ＯＲ）演算
すると共に、上記排他的論理和演算の結果と上記第１の
メモ領域よりのアウトラインデータとの所定の論理演算
を上記スキャンライン方向に沿って、全ての閉曲線上の
スキャンラインについて行うことによって、上記アウト
ラインの内部の塗り潰されたパターンデータを得るため
の演算手段と、前記演算手段により得られた塗り潰され
たパターンデータを上記第１のメモリ領域に書き込むと
共に、次のアウトラインデータを上記塗り潰されたパタ
ーンデータの書き込まれた第１のメモリ領域にさらに書
き込む手段と、 を具備したことである。
ウトラインデータに基づいて、そのアウトラインの任意
内部の塗り潰されたパターンを発生するため、上記アウ
トラインデータを描画する第１のメモリ領域と塗り潰し
のために用いられるフラグデータを描画する第２のメモ
リ領域とを有し、上記第１および第２のメモリ領域に描
画されたデータを使って上記アウトラインの内部を塗り
潰す塗り潰しパターン発生装置にして、上記第１および
第２のメモリ領域に描画されたデータを読み出し、上記
第２のメモリ領域よりの前もって決められたスキャンラ
イン方向に沿って隣接するフラグデータ同士を上記スキ
ャンライン方向に沿って排他的論理和（Ｘ ＯＲ）演算
すると共に、上記排他的論理和演算の結果と上記第１の
メモ領域よりのアウトラインデータとの所定の論理演算
を上記スキャンライン方向に沿って、全ての閉曲線上の
スキャンラインについて行うことによって、上記アウト
ラインの内部の塗り潰されたパターンデータを得るため
の演算手段と、前記演算手段により得られた塗り潰され
たパターンデータを上記第１のメモリ領域に書き込むと
共に、次のアウトラインデータを上記塗り潰されたパタ
ーンデータの書き込まれた第１のメモリ領域にさらに書
き込む手段と、 を具備したことである。
本発明の他の特徴は、多種のアウトラインデータに基づ
いて、そのアウトラインの任意内部の塗り潰されたパタ
ーンを得るためのパターン塗り潰し方法にして、 （ａ） 第１のメモリ領域に最初のアウトラインデー
タを描画し、第２のメモリ領域に、その最初のアウトラ
インの塗り潰しのためのフラグデータを描画するステッ
プと、 （ｂ） 上記第１および第２のメモリ領域に描画され
たデータを読み出し、上記第２のメモリ領域よりの前も
って決められたスキャンライン方向に沿って隣接するフ
ラグデータ同士を上記スキャンライン方向に沿って排他
的論理和（ＸＯＲ）演算すると共に、上記排他的論理和
演算の結果と上記第１のメモリ領域よりのアウトライン
データとの所定の論理演算を上記スキャンライン方向に
沿って、全ての閉曲線上のスキャンラインについて行う
ことによって、上記アウトラインの内部の塗り潰された
パターンデータを得るステップと、（ｃ） 上記ステ
ップ（ｂ）での論理演算動作と並行して、上記第２のメ
モリ領域の内容をクリアするスチップと、 ■ 上記ステップら）で得られた塗り潰されたパターン
データを上記第１のメモリ領域の上記同一スキャンライ
ン方向に沿って書き込むステップと、（ｅ） 次のア
ウトラインデータを上記塗り潰されたパターンデータの
書き込まれた第１のメモリ領域にさらに書き込むと共に
、上記次のアウトラインデータのフラグデータを上記ク
リアされた第２のメモリ領域へ描画するステップと、 （Ｏ上記第１および第２のメモリ領域に描画されたデー
タを読み出し、上記第２のメモリ領域よりの前もって決
められたスキャンライン方向に沿って隣接する上記次の
アウトラインデータのフラグデータ同士を上記スキャン
ライン方向に沿って排他的論理和（ＸＯＲ）演算すると
共に、上記排他的論理和演算の結果と上記第１のメモリ
領域よりの塗り潰されたパターンデータとの所定の論理
演算を上記スキャンライン方向に沿って、全ての閉曲線
上のスキャンラインについて行うことによって、上記次
のアウトラインの内部をも塗り清されたパターンデータ
を得るステップと、（ｇ） 上記ステップ（ｆ）で得
られた塗り潰されたパターンデータを上記第１のメモリ
領域に書き込むステップと、 （ｈ） さらに、ステップ（ｅ）〜 （ｇ）を所定回
数行うことによって任意内部の完全に塗り潰されたパタ
−ンを得るステップと、 を具備したことである。
いて、そのアウトラインの任意内部の塗り潰されたパタ
ーンを得るためのパターン塗り潰し方法にして、 （ａ） 第１のメモリ領域に最初のアウトラインデー
タを描画し、第２のメモリ領域に、その最初のアウトラ
インの塗り潰しのためのフラグデータを描画するステッ
プと、 （ｂ） 上記第１および第２のメモリ領域に描画され
たデータを読み出し、上記第２のメモリ領域よりの前も
って決められたスキャンライン方向に沿って隣接するフ
ラグデータ同士を上記スキャンライン方向に沿って排他
的論理和（ＸＯＲ）演算すると共に、上記排他的論理和
演算の結果と上記第１のメモリ領域よりのアウトライン
データとの所定の論理演算を上記スキャンライン方向に
沿って、全ての閉曲線上のスキャンラインについて行う
ことによって、上記アウトラインの内部の塗り潰された
パターンデータを得るステップと、（ｃ） 上記ステ
ップ（ｂ）での論理演算動作と並行して、上記第２のメ
モリ領域の内容をクリアするスチップと、 ■ 上記ステップら）で得られた塗り潰されたパターン
データを上記第１のメモリ領域の上記同一スキャンライ
ン方向に沿って書き込むステップと、（ｅ） 次のア
ウトラインデータを上記塗り潰されたパターンデータの
書き込まれた第１のメモリ領域にさらに書き込むと共に
、上記次のアウトラインデータのフラグデータを上記ク
リアされた第２のメモリ領域へ描画するステップと、 （Ｏ上記第１および第２のメモリ領域に描画されたデー
タを読み出し、上記第２のメモリ領域よりの前もって決
められたスキャンライン方向に沿って隣接する上記次の
アウトラインデータのフラグデータ同士を上記スキャン
ライン方向に沿って排他的論理和（ＸＯＲ）演算すると
共に、上記排他的論理和演算の結果と上記第１のメモリ
領域よりの塗り潰されたパターンデータとの所定の論理
演算を上記スキャンライン方向に沿って、全ての閉曲線
上のスキャンラインについて行うことによって、上記次
のアウトラインの内部をも塗り清されたパターンデータ
を得るステップと、（ｇ） 上記ステップ（ｆ）で得
られた塗り潰されたパターンデータを上記第１のメモリ
領域に書き込むステップと、 （ｈ） さらに、ステップ（ｅ）〜 （ｇ）を所定回
数行うことによって任意内部の完全に塗り潰されたパタ
−ンを得るステップと、 を具備したことである。
（作用）
上述した構成によれば、２つのメモリ領域Ａ。
Ｂのみで、パターンをその要素毎に切り貼りし、適宜塗
り潰しを行うことができる。従って、ホストＣＰＵの介
在を最小限に押さえ、自由な任意領域の塗り潰しをｅｖ
ｅｎ−ｏｄｄルールで高速に行い得る。
り潰しを行うことができる。従って、ホストＣＰＵの介
在を最小限に押さえ、自由な任意領域の塗り潰しをｅｖ
ｅｎ−ｏｄｄルールで高速に行い得る。
（実施例）
第１図に本発明を実施したパターンの塗り潰しを行う塗
り潰しパターン発生装置を示す。この装置の概略構成は
、第４図に示すものと同様であるが、ホストＣＰＵ２０
およびパターン発生器２１の動作機能が以下に詳しく述
べる如くに異なっている。
り潰しパターン発生装置を示す。この装置の概略構成は
、第４図に示すものと同様であるが、ホストＣＰＵ２０
およびパターン発生器２１の動作機能が以下に詳しく述
べる如くに異なっている。
すなわち、この実施例装置は、上記任意の領域の塗り潰
し処理を、基本的にホストＣＰＵの介在なしにパターン
発生器２０とローカルメモリ１１との間でハードウェア
的に高速に行う様にしたものである。そのパターン塗り
潰し方法を以下に第２図を用いて説明する。塗り潰しパ
ターンの例は第７図（ｃ）のものを用いる。
し処理を、基本的にホストＣＰＵの介在なしにパターン
発生器２０とローカルメモリ１１との間でハードウェア
的に高速に行う様にしたものである。そのパターン塗り
潰し方法を以下に第２図を用いて説明する。塗り潰しパ
ターンの例は第７図（ｃ）のものを用いる。
まず、第２図（ａ）に示す如くに、ステップ１として、
ホストＣＰＵ２０よりのクリアコマンドを受けたパター
ン発生器２１により第１および第２のメモリ領域Ａ、Ｂ
が全面クリアされた後、ホストＣＰＵ２０よりのコマン
ドを受けたパターン発生器２１は、上記クリアされた第
１および第２のメモリ領域Ａ、Ｂに、第７図（ａ）に示
すセグメント１０１，１０５のアウトラインデータおよ
びフラグデータをそれぞれ描画する。そして、ホストＣ
ＰＵよりの塗り潰しコマンドを受けたパターン発生器２
１は、塗り潰し処理として、上記第１および第２のメモ
リ領域に描画されたデータをそれぞれ読み出し、上記第
２のメモリ領域Ｂよりのスキャンライン方向に沿って隣
接するフラグデータ同士を排他的論理和（ＸＯＲ）演算
しくアウトライン内の塗り潰し）、それと共に、上記排
他的論理和演算の結果と上記第１のメモリ領域Ａよりの
アウトラインデータとを上記スキャンライン方向に沿っ
て論理和（ＯＲ）演算を行う（塗り潰しのズレ等の補正
）。そして、この実施例装置においては、その演算結果
を演算の終えた第１のメモリ領域Ａの同一スキャンライ
ン上に書き込む。
ホストＣＰＵ２０よりのクリアコマンドを受けたパター
ン発生器２１により第１および第２のメモリ領域Ａ、Ｂ
が全面クリアされた後、ホストＣＰＵ２０よりのコマン
ドを受けたパターン発生器２１は、上記クリアされた第
１および第２のメモリ領域Ａ、Ｂに、第７図（ａ）に示
すセグメント１０１，１０５のアウトラインデータおよ
びフラグデータをそれぞれ描画する。そして、ホストＣ
ＰＵよりの塗り潰しコマンドを受けたパターン発生器２
１は、塗り潰し処理として、上記第１および第２のメモ
リ領域に描画されたデータをそれぞれ読み出し、上記第
２のメモリ領域Ｂよりのスキャンライン方向に沿って隣
接するフラグデータ同士を排他的論理和（ＸＯＲ）演算
しくアウトライン内の塗り潰し）、それと共に、上記排
他的論理和演算の結果と上記第１のメモリ領域Ａよりの
アウトラインデータとを上記スキャンライン方向に沿っ
て論理和（ＯＲ）演算を行う（塗り潰しのズレ等の補正
）。そして、この実施例装置においては、その演算結果
を演算の終えた第１のメモリ領域Ａの同一スキャンライ
ン上に書き込む。
それと共に、上記スキャンライン上の演算を終えた第２
のメモリ領域Ｂのフラグデータをクリアする。そして、
パターンに含まれる全ての閉曲線上のスキャンラインに
ついて上記手順で塗り潰し処理を行うことで上記第１の
メモリ領域Ａには、第７図（ａ）に示すセグメント１０
１，１０５の塗り潰されたパターンデータが得られる。
のメモリ領域Ｂのフラグデータをクリアする。そして、
パターンに含まれる全ての閉曲線上のスキャンラインに
ついて上記手順で塗り潰し処理を行うことで上記第１の
メモリ領域Ａには、第７図（ａ）に示すセグメント１０
１，１０５の塗り潰されたパターンデータが得られる。
なお、上記塗り潰し演算処理を行う演算器２２としては
、第３図に示す如くの構成のものが用いられている。
、第３図に示す如くの構成のものが用いられている。
次に、第２図（ｂ）に示す如くに、ステップ２として、
ホストＣＰＵ２０よりのコマンドを受けたパターン発生
器２１は、第１のメモリ領域Ａにおいて、上記ステップ
１で得られた塗り潰されたパターンデータに重ね書きで
第７図（ａ）に示すセグメント１０３のアウトラインデ
ータを描画すると共に、上記ステップ１で既にクリアさ
れている第２のメモリ領域Ｂに上記セグメント１０３の
フラグデータを描画する。次に、ホストＣＰＵよりの塗
り潰しコマンドを受けたパターン発生器２１は、上記塗
り潰し処理と同様の処理を行い、その演算結果を、演算
の終えた第１のメモリ領域Ａの同一スキャンライン上に
書き込むと共に、上記スキャンライン上の演算を終えた
第２のメモリ領域Ｂのフラグデータをクリアする。そし
て、全ての閉曲線上のスキャンラインについて塗り潰し
処理を行って、上記第１のメモリ領域Ａには、上記セグ
メント１０１，１０３，１０５の塗り潰されたパターン
データが得られる。
ホストＣＰＵ２０よりのコマンドを受けたパターン発生
器２１は、第１のメモリ領域Ａにおいて、上記ステップ
１で得られた塗り潰されたパターンデータに重ね書きで
第７図（ａ）に示すセグメント１０３のアウトラインデ
ータを描画すると共に、上記ステップ１で既にクリアさ
れている第２のメモリ領域Ｂに上記セグメント１０３の
フラグデータを描画する。次に、ホストＣＰＵよりの塗
り潰しコマンドを受けたパターン発生器２１は、上記塗
り潰し処理と同様の処理を行い、その演算結果を、演算
の終えた第１のメモリ領域Ａの同一スキャンライン上に
書き込むと共に、上記スキャンライン上の演算を終えた
第２のメモリ領域Ｂのフラグデータをクリアする。そし
て、全ての閉曲線上のスキャンラインについて塗り潰し
処理を行って、上記第１のメモリ領域Ａには、上記セグ
メント１０１，１０３，１０５の塗り潰されたパターン
データが得られる。
次に、第２図（ｃ）に示す如くに、ステップ３として、
ホストＣＰＵ２０よりアウトライン書き込みのみのコマ
ンドを受けたパターン発生器２１は、上記第１のメモリ
領域Ａにおいて、上記セグメント１０１，１０３．１０
５の塗り潰されたパターンデータに重ね書きて全セグメ
ントのアウトラインを描画する。その結果、第１のメモ
リ領域Ａには、第７図（ｃ）で示される塗り潰されたパ
ターンデータが得られるものである。ここで、ホストＣ
ＰＵ２０は、上記第１のメモリ領域への内容をブロック
転送コマンドで読み出してメインメモリ３へ転送する。
ホストＣＰＵ２０よりアウトライン書き込みのみのコマ
ンドを受けたパターン発生器２１は、上記第１のメモリ
領域Ａにおいて、上記セグメント１０１，１０３．１０
５の塗り潰されたパターンデータに重ね書きて全セグメ
ントのアウトラインを描画する。その結果、第１のメモ
リ領域Ａには、第７図（ｃ）で示される塗り潰されたパ
ターンデータが得られるものである。ここで、ホストＣ
ＰＵ２０は、上記第１のメモリ領域への内容をブロック
転送コマンドで読み出してメインメモリ３へ転送する。
すなわち、上記実施例の方法および装置によれは、複数
の閉曲線内の任意の領域の塗り潰しを、ホストＣＰＵに
よるメインメモリの介在を極小に抑えて実行することが
できるものである。
の閉曲線内の任意の領域の塗り潰しを、ホストＣＰＵに
よるメインメモリの介在を極小に抑えて実行することが
できるものである。
［発明の効果コ
以上の様に、本発明によれば、２つのメモリ領域のみで
、パターンをその要素毎に切り貼りし、適宜塗り潰しを
行うことができる。従って、ホストＣＰＵの介在を最小
限に押さえ、自由な領域の塗り潰しをｅｖｅｎ−ｏｄｄ
ルールで行い得る、少ないハードウェア量を用いた高速
の塗り潰し処理が可能となった。
、パターンをその要素毎に切り貼りし、適宜塗り潰しを
行うことができる。従って、ホストＣＰＵの介在を最小
限に押さえ、自由な領域の塗り潰しをｅｖｅｎ−ｏｄｄ
ルールで行い得る、少ないハードウェア量を用いた高速
の塗り潰し処理が可能となった。
第１図は、本発明を実施した塗り潰しパターン発生装置
のブロック図である。 第２図は、本発明を実施したパターン塗り潰し方法を示
す説明図である。 第３図は、第１図に示す装置の演算器の具体的構成を示
す回路図である。 第４図は、従来のｅｖｅｎ−ｏｄｄルールによる塗り潰
しパターン発生装置のブロック図である。 第５図〜第８図は、従来のｅｖｅｎ−ｏｄｄルールによ
るパターン塗り潰し方法を示す説明図である。 １．２０・・・ホストＣＰＵ。 ３・・・メインメモリ、 ５・・・フォントメモリ、
７・・・システムバス、 ９．２１・・・パターン発生器、 １１・・・ローカルメモリ。 第１図 第３図 槙４図 べ１トｉＦ−、− （ａ） べ１トトト、へ （ｂ） ＠７図 （ｃ） ベトミドｎ ベ＋’Ｈ”ｈ− 口で２ に１トｉ“ト、へ Ｚと２ べ＋）、？’％ｃつ
のブロック図である。 第２図は、本発明を実施したパターン塗り潰し方法を示
す説明図である。 第３図は、第１図に示す装置の演算器の具体的構成を示
す回路図である。 第４図は、従来のｅｖｅｎ−ｏｄｄルールによる塗り潰
しパターン発生装置のブロック図である。 第５図〜第８図は、従来のｅｖｅｎ−ｏｄｄルールによ
るパターン塗り潰し方法を示す説明図である。 １．２０・・・ホストＣＰＵ。 ３・・・メインメモリ、 ５・・・フォントメモリ、
７・・・システムバス、 ９．２１・・・パターン発生器、 １１・・・ローカルメモリ。 第１図 第３図 槙４図 べ１トｉＦ−、− （ａ） べ１トトト、へ （ｂ） ＠７図 （ｃ） ベトミドｎ ベ＋’Ｈ”ｈ− 口で２ に１トｉ“ト、へ Ｚと２ べ＋）、？’％ｃつ
Claims (4)
- （１）多種のアウトラインデータに基づいて、そのアウ
トラインの任意内部の塗り潰されたパターンを発生する
ため、上記アウトラインデータを描画する第１のメモリ
領域と塗り潰しのために用いられるフラグデータを描画
する第２のメモリ領域とを有し、上記第１および第２の
メモリ領域に描画されたデータを使って上記アウトライ
ンの内部を塗り潰す塗り潰しパターン発生装置にして、
上記第１および第２のメモリ領域に描画されたデータを
読み出し、上記第２のメモリ領域よりの前もって決めら
れたスキャンライン方向に沿って隣接するフラグデータ
同士を上記スキャンライン方向に沿って排他的論理和（
ＸＯＲ）演算すると共に、上記排他的論理和演算の結果
と上記第１のメモ領域よりのアウトラインデータとの所
定の論理演算を、上記スキャンライン方向に沿って、全
ての閉曲線上のスキャンラインについて行うことによっ
て、上記アウトラインの内部の塗り潰されたパターンデ
ータを得るための演算手段と、前記演算手段により得ら
れた塗り潰されたパターンデータを上記第１のメモリ領
域に書き込むと共に、次のアウトラインデータを上記塗
り潰されたパターンデータの書き込まれた第１のメモリ
領域にさらに書き込む手段と、 を具備したことを特徴とする塗り潰しパターン発生装置
。 - （２）前記演算手段による論理演算動作と並行して、上
記第２のメモリ領域の内容をクリアする手段をさらに具
備したことを特徴とする請求項１に記載の塗り潰しパタ
ーン発生装置。 - （３）前記書き込み手段が、さらに、上記クリアされた
第２のメモリ領域へ上記次のアウトラインデータのフラ
グデータを描画する様に構成され、前記演算手段が、上
記第１および第２のメモリ領域に描画されたデータを読
み出し、上記第２のメモリ領域よりの前もって決められ
たスキャンライン方向に沿って隣接する上記次のアウト
ラインデータのフラグデータ同士を上記スキャンライン
方向に沿って排他的論理和（ＸＯＲ）演算すると共に、
上記排他的論理和演算の結果と上記第１のメモリ領域よ
りの前回塗り潰されたパターンデータとの所定の論理演
算を上記スキャンライン方向に沿って、全ての閉曲線上
のスキャンラインについて行うことによって、上記次の
アウトラインの内部をも塗り潰されたパターンデータを
得る様に構成されていることを特徴とする請求項２に記
載の塗り潰しパターン発生装置。 - （４）多種のアウトラインデータに基づいて、そのアウ
トラインの任意内部の塗り潰されたパターンを得るため
のパターン塗り潰し方法にして、（ａ）第１のメモリ領
域に最初のアウトラインデータを描画し、第２のメモリ
領域に、その最初のアウトラインの塗り潰しのためのフ
ラグデータを描画するステップと、 （ｂ）上記第１および第２のメモリ領域に描画されたデ
ータを読み出し、上記第２のメモリ領域よりの前もって
決められたスキャンライン方向に沿って隣接するフラグ
データ同士を上記スキャンライン方向に沿って排他的論
理和（ＸＯＲ）演算すると共に、上記排他的論理和演算
の結果と上記第１のメモリ領域よりのアウトラインデー
タとの所定の論理演算を上記スキャンライン方向に沿っ
て、全ての閉曲線上のスキャンラインについて行うこと
によって、上記アウトラインの内部の塗り潰されたパタ
ーンデータを得るステップと、 （ｃ）上記ステップ（ｂ）での論理演算動作と並行して
、上記第２のメモリ領域の内容をクリアするステップと
、 （ｄ）上記ステップ（ｂ）で得られた塗り潰されたパタ
ーンデータを上記第１のメモリ領域に書き込むステップ
と、 （ｅ）次のアウトラインデータを上記塗り潰されたパタ
ーンデータの書き込まれた第１のメモリ領域にさらに書
き込むと共に、上記次のアウトラインデータのフラグデ
ータを上記クリアされた第２のメモリ領域へ描画するス
テップと、 （ｆ）上記第１および第２のメモリ領域に描画されたデ
ータを読み出し、上記第２のメモリ領域よりの前もって
決められたスキャンライン方向に沿って隣接する上記次
のアウトラインデータのフラグデータ同士を上記スキャ
ンライン方向に沿って排他的論理和（ＸＯＲ）演算する
と共に、上記排他的論理和演算の結果と上記第１のメモ
リ領域よりの塗り潰されたパターンデータとの所定の論
理演算を上記スキャンライン方向に沿って、全ての閉曲
線上のスキャンラインについて行うことによって、上記
次アウトラインの内部をも塗り潰されたパターンデータ
を得るステップと、 （ｇ）上記ステップ（ｆ）で得られた塗り潰されたパタ
ーンデータを上記第１のメモリ領域に書き込むステップ
と、 （ｈ）さらに、ステップ（ｅ）〜（ｇ）を所定回数行う
ことによって任意内部の完全に塗り潰されたパターンデ
ータを得るステップと、 を具備したことを特徴とするパターン塗り潰し方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2174374A JP2982973B2 (ja) | 1990-07-03 | 1990-07-03 | パターン塗り潰し方法 |
| DE69132756T DE69132756T2 (de) | 1990-07-03 | 1991-07-03 | Farbmustererzeugungssystem und Musterfarbverfahren unter Verwendung von dem System |
| EP91111032A EP0464794B1 (en) | 1990-07-03 | 1991-07-03 | Painting pattern generation system and pattern painting method using the system |
| KR1019910011231A KR950006476B1 (ko) | 1990-07-03 | 1991-07-03 | 도포패턴발생장치를 이용한 패턴도포방법 |
| US08/123,849 US5386502A (en) | 1990-07-03 | 1993-09-09 | Painting pattern generation system using outline data and flag data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2174374A JP2982973B2 (ja) | 1990-07-03 | 1990-07-03 | パターン塗り潰し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464182A true JPH0464182A (ja) | 1992-02-28 |
| JP2982973B2 JP2982973B2 (ja) | 1999-11-29 |
Family
ID=15977499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2174374A Expired - Fee Related JP2982973B2 (ja) | 1990-07-03 | 1990-07-03 | パターン塗り潰し方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5386502A (ja) |
| EP (1) | EP0464794B1 (ja) |
| JP (1) | JP2982973B2 (ja) |
| KR (1) | KR950006476B1 (ja) |
| DE (1) | DE69132756T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3332165B2 (ja) * | 1992-08-08 | 2002-10-07 | 株式会社リコー | 画像処理装置 |
| US5600768A (en) * | 1995-06-06 | 1997-02-04 | Apple Computer, Inc. | Image generation with dynamically consolidated list of image data |
| US5671345A (en) * | 1995-06-06 | 1997-09-23 | Apple Computer, Inc. | System and method for intercepting and reconstructing graphics management tool marking instructions |
| JP4100945B2 (ja) * | 2002-03-27 | 2008-06-11 | 富士通株式会社 | 図形描画装置 |
| US7106332B2 (en) * | 2003-03-25 | 2006-09-12 | Mitsubishi Electric Research Laboratories, Inc. | Method for converting two-dimensional pen strokes to distance fields |
| US7030881B2 (en) * | 2003-03-25 | 2006-04-18 | Mitsubishi Electric Research Laboratories, Inc. | Method for converting two-dimensional objects to distance fields |
| US20060103857A1 (en) * | 2004-11-17 | 2006-05-18 | Lexmark International, Inc. | Method of reducing a consumption of imaging substance when forming an image |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63135461U (ja) * | 1987-02-23 | 1988-09-06 | ||
| JPH01100590A (ja) * | 1987-10-13 | 1989-04-18 | Fujitsu Ltd | 表示制御方式 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2641708C3 (de) * | 1976-09-16 | 1980-02-21 | Paul 6456 Langenselbold Gutermuth | Unterdecke, insbesondere für gewerbliche Küchen, Schlachthauser, Waschkuchen u.dgl |
| EP0145821B1 (en) * | 1983-12-22 | 1988-05-11 | International Business Machines Corporation | Area filling hardware for a colour graphics frame buffer |
| CA1317041C (en) * | 1987-12-24 | 1993-04-27 | Ncr Corporation | Apparatus for creating a cursor pattern by strips related to individual scan lines |
| JPH01196675A (ja) * | 1988-01-30 | 1989-08-08 | Toshiba Corp | パターンデータ生成方式 |
| JPH0736163B2 (ja) * | 1988-08-26 | 1995-04-19 | 株式会社東芝 | 塗潰しパターン発生装置 |
| US4982343A (en) * | 1988-10-11 | 1991-01-01 | Next, Inc. | Method and apparatus for displaying a plurality of graphic images |
-
1990
- 1990-07-03 JP JP2174374A patent/JP2982973B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-03 EP EP91111032A patent/EP0464794B1/en not_active Expired - Lifetime
- 1991-07-03 DE DE69132756T patent/DE69132756T2/de not_active Expired - Fee Related
- 1991-07-03 KR KR1019910011231A patent/KR950006476B1/ko not_active IP Right Cessation
-
1993
- 1993-09-09 US US08/123,849 patent/US5386502A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63135461U (ja) * | 1987-02-23 | 1988-09-06 | ||
| JPH01100590A (ja) * | 1987-10-13 | 1989-04-18 | Fujitsu Ltd | 表示制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0464794B1 (en) | 2001-10-10 |
| DE69132756D1 (de) | 2001-11-15 |
| JP2982973B2 (ja) | 1999-11-29 |
| EP0464794A2 (en) | 1992-01-08 |
| EP0464794A3 (en) | 1993-06-16 |
| KR950006476B1 (ko) | 1995-06-15 |
| DE69132756T2 (de) | 2002-06-20 |
| US5386502A (en) | 1995-01-31 |
| KR920003543A (ko) | 1992-02-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |