JP2770516B2 - 図形描画方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は図形描画方式に関し、特に、所定の矩形領域
内に定義されるペル・パタンにより、太線による直線ま
たは円などを描画する図形描画方式に関する。

〔従来の技術〕

通常、直線等を画像メモリに描画する場合には、直線
の軌跡を１点ずつ計算によって求め、１ビット単位でメ
モリに書き込んでゆくのが一般的である。

ペル・パタンによる描画は、この１ビット単位の描画
をｎ×ｍビットの矩形領域のデータ単位の描画に置換え
て行われる。このため、この矩形領域内に定義されたペ
ル・パタンの形成状は、直線の軌跡に沿って連続して描
画されてゆき、結果として幅の太い直線が描画される。

実際には、直線の軌跡上の任意の１点に描画されるべ
き一つのペル・パタンは、次のようにして描画される。
一般に、メモリに対する描画処理は、各ラスタごとに行
われるため、ｎ×ｍビット構成で定義されたペル・パタ
ンは、行方向のｎビットごとに順番に読出されて、描画
先（画像メモリ）に描画される。この描画先に対して
は、リード／モディファイ／タイトを行うことにより、
ペル・パタンのデータがレベル“1"のところにのみ実際
の描画が行われるように処理される。

例えば、ペル・パタンのデータをマスク・データ
（Ｍ）、描画先のメモリの内容が読出された結果をデス
ティネーション・データ（Ｄ）とすると、 Ｄ←｛（Ｄ§Ｍ）＆Ｍ｝＋｛Ｄ＆（not M）｝ …（１） により得られたデータ（Ｄ）をメモリに書き戻せばよい
ことになる。上式において、“§”は、ペル・パタン
と、デスティネーション・データとの間の描画の際に論
理演算を示している。この演算操作を列方向にｍ回繰返
すことにより、一つのペル・パタン内における全てのデ
ータの描画が行われる。

このような描画処理を、直線の軌跡のおける一点一点
に対して行うことにより、連続したペル・パタンが描画
され、太線による直線の描画が行われる。

〔発明が解決しようとする課題〕

上述した従来の図形描画方式においては、前記（１）
式による演算処理が行われる結果として、実際に描画さ
れる場所は、ペル・パタンのデータ（Ｍ）がレベル“1"
のところのみに限定されるため、データ（Ｍ）がレベル
“0"のデータに対しては描画処理を行っても意味がな
い。

例えば、（１）式において、ペル・パタンのデータで
あるマスク・データ（Ｍ）をレベル“0"とすると、 Ｄ←Ｄ …（２） となり、何も描画していないのと同じ結果になる。すな
わち、デスティネーションからデータを読出しても、そ
のままのデータが再び描き戻されることになるため、描
画処理としては何らの意味も持たない。

また、マスク・データがレベル“0"となる状態は、ｎ
×ｍのペル・パタン記憶手段の中に、規模の小さいペル
・パタン・データを定義した時に生じ易い。特に、ペル
・パタン・データの規模が小さい程その発生頻度が高く
なる。すなわち、ペル・パタン記憶手段の容量が大きい
場合には、その容量を十分に満たす程にペル・パタン・
データを定義する可能性が少ないために、この傾向が顕
著に現われることになる。

すなわち、従来の図形描画方式においては、ペル・パ
タンのデータ（Ｍ）がレベル“0"である場合には、描画
処理の結果が全く無意味なものとなり、描画処理の効率
が低下するという欠点がある。

〔課題を解決するための手段〕

本発明の図形描画方式は、画像データをビット・イメ
ージにより記憶する画像メモリに対して、ｎ×ｍビット
の矩形領域内に定義される図形すなわちペル・パタン
を、最小描画単位として直線の軌跡に沿って描画するこ
とにより、太線による描画を行う図形描画方式におい
て、前記ｎ×ｍビットにより構成され、０から（ｍ−
１）までのアドレス指定により、行方向ｎビットのデー
タ単位で、任意の行のペル・パタン・データの読み書き
を行うことができるペル・パタン記憶手段と、前記ペル
・パタン記憶手段に対応して、実際に描画すべきペル・
パタン・データが記憶されている前記行方向のｎビット
のデータのみを、前記画像メモリに対する描画処理を実
行するように制御する描画制御手段と、を備えて構成さ
れる。

なお、前記描画制御手段としては、前記ペル・パタン
記憶手段から読出される行方向ｎビットのデータが、実
際に描画すべきペル・パタン・データであるか否かを判
定して、実際に描画すべきペル・パタン・データでない
場合には、所定の描画禁止信号を所定の描画手段に送出
するデータ判定手段を含んで構成してもよく、または、
実際に描画すべきペル・パタンの行領域を指示するため
に、予め前記描画すべきペル・パタンを規定する行アド
レスの上限値ならびに下限値を保持しておく行アドレス
領域保持手段を含んで構成してもよい。

〔実施例〕

次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例の構成要素を示すブロック
図である。第１図に示されるように、本実施例は、デー
タ判定手段１と、ペル・パタン記憶手段２と、行アドレ
ス・レジスタ３と、行アドレス・インクリメンタ４と、
描画手段５と、アドレス発生手段６と、画像メモリ７
と、を備えて構成される。

先ず、第１図において、各構成要素の動作について説
明する。

ペル・パタン記憶手段２は、ｎ×ｍビット構成のレジ
スタであり、ｎ×ｍビットの矩形領域内にペル・パタン
がビット・イメージにて記憶される。記憶されたペル・
パタン・データは、行アドレス・レジスタ３によって指
定される行方向のｎビット単位で読書きすることが可能
である。なお、ペル・パタン・データは、予めホスト側
から設定されているものとする。

行アドレス・インクリメンタ４は、行アドレス・レジ
スタ３の内容をインクリメントする機能を有し、行アド
レス・レジスタ３に対しては初期値０を与え、０からｍ
−１までをカウントすると再び０に戻すとともに、アド
レス発生手段６に対しては次のアドレス発生の指示を与
える。

データ判定手段１は、ペル・パタン記憶手段２からマ
スク・データ・バス101に読出されるｎビットのデータ
がレベル“0"であるか否かを判定して、当該ｎビットの
データがレベル“0"である場合には、描画禁止信号200
として、レベル“1"を描画手段５に対して出力し、前記
ｎビットのデータがレベル“0"でない場合には、描画禁
止信号200としてレベル“0"を出力する。

アドレス発生手段６は、直線の軌跡のアドレスを算出
し、そのアドレスを、アドレス・バス103を介して描画
手段５に出力する。なお、前記直線の軌跡の算出は、DD
A（Digital Differential Analyzer）アルゴリズムなど
を用いることにより行うことができるが、この軌跡の算
出は本発明の主旨ではないので、その説明は省略する。

描画手段５は、アドレス・バス103を介して入力され
る直線の軌跡のアドレスと、マスク・データ・バス101
に読出される前記ｎビットのデータに従い、アドレス・
バス104を介して画像メモリ７に対する描画を行う。し
かしながら、データ判定手段１から送られてくる描画禁
止信号200がレベル“1"である場合には、これらの描画
処理は行われない。

以上において説明した構成要素を用いて、実際の描画
処理の流れについて具体的に説明する。

（１）アドレス発生手段６においては、直線の軌跡上の
１点のアドレスが出力され、アドレス・バス103を介し
て描画手段５の送られる。この時、直線の軌跡の発生が
終了する場合には、当該処理は終了となる。

（２）行アドレス・インクリメンタ４からは、行アドレ
ス・レジスタ３に対して、行方向アドレス・バス102を
介して初期値０が与えられる。

（３）ペル・パタン記憶手段２においては、行アドレス
・レジスタ３により示されるアドレスのデータがマスク
・データ・バス101に読出され、データ判定手段１およ
び描画手段５に出力される。

（４）データ判定手段１においては、ペル・パタン記憶
手段２からマスク・データ・バス101に読出された前記
アドレスのデータが、０であるか否かが判定され、０で
ある場合には、描画禁止信号200としてレベル“1"を出
力し、描画手段５に対して描画禁止指示を与える。ま
た、０でない場合には、描画禁止信号200としてレベル
“0"を出力して、描画手段５に対し描画処理の指示を与
える。

（５）描画手段５においては、アドレス・バス103とマ
スク・データ・バス101により指定されるアドレス・デ
ータに基づいて、画像メモリ７に対する描画処理を行
う。この描画処理は、アドレス・バス103のアドレス・
データを画像メモリ７から読出し、そのデータを（Ｄ）
とし、マスク・データ・バス101のデータを（Ｍ）とし
た場合に、 Ｄ←｛（Ｄ§Ｍ）＆Ｍ｝＋｛Ｄ＆（not M）｝ …（３） により得られたデータ（Ｄ）を再び画像メモリ７の同じ
アドレスに書き戻すことにより行う。

上式において、「§」として示される記号は、ペル・
パタンとデスティネーション・データとの間の、描画の
際における論理演算を表わしている。なお、この場合に
おいて、データ判別手段１から出力される描画禁止信号
200のレベルが“1"である時には、これらの描画処理は
行われない。

（６）行アドレス・インクリメンタ４は、行アドレス・
レジスタ３の内容をインクリメントするが、その際、行
アドレス・レジスタ３の内容がｍになると、一つのペル
・パタンの描画処理が終了したことになるので、アドレ
ス発生手段６に対して、次のアドレス発生指示を示す制
御信号201を出力し、再度上記の（１）項に示されるア
ドレス発生手段６における動作に戻るか、または、
（３）項に示されるペル・パタン記憶手段２における動
作に戻る。

実際に、第３図に示されるようなデータが、ペル・パ
タン記憶手段２に記憶されている場合には、ペル・パタ
ン記憶手段２から全てのデータが読出されるが、実際に
は、描画手段５により、行アドレス０からＡ−１まで
と、Ｂ＋１からｍ−１までのデータに対しては描画処理
は行われない。描画が行われるのは、ＡからＢまでの間
のデータに対してのみである。

次に、本発明の第２の実施例について説明する。第２
図は、第２の実施例の構成要素を示すブロック図であ
る。第２図に示されるように、本実施例は、ペル・パタ
ン記憶手段２と、行アドレス・レジスタ３と、行アドレ
ス・インクリメンタ４と、描画手段５と、アドレス発生
手段６と、画像メモリ７と、行アドレス開始レジスタ８
と、行アドレス終了レジスタ９と、を備えて構成され
る。

本実施例の第１の実施例との相違点は、行アドレス開
始レジスタ８および行アドレス終了レジスタ９が追加さ
れていることと、第１図に示される第１の実施例におい
ては必要とされていたデータ判定手段１、およびデータ
判定手段１から出力される描画禁止信号200が削除さ
れ、それに伴い、行アドレス・インクリメンタ４および
描画手段５の動作に差異を生じたことである。

第２図において、先ず、第１の実施例に対比して、新
たに追加／修正された各構成要素の動作について説明す
る。

行アドレス開始レジスタ８と行アドレス終了レジスタ
９には、予めホスト側の処理により、ペル・パタン記憶
手段２に設定されたペル・パタンの上限と下限の行アド
レスが設定されている。行アドレス・インクリメンタ４
は行アドレス・レジスタ３の値をインクリメントする。
行アドレス・レジスタ３に対しては、行方向アドレス・
バス102を介して、初期値として行アドレス開始レジス
タ８の内容をセットする。そして、行アドレス開始レジ
スタ８の値から行アドレス終了レジスタ９の値が−１を
加えた値までカウントすると、再び行アドレス開始レジ
スタ８の値に戻すとともに、アドレス発生手段６に対し
て、次のアドレス発生をの指示する制御信号201を出力
する。

描画手段５は、アドレス・バス103を介して入力され
る直線の軌跡のアドレスと、マスク・データ・バス101
に読出されるデータに従い、アドレス・バス104を介し
て画像メモリ７に対する描画を行う。

以上の構成要素を用いて、実際の処理の流れを具体的
に説明する。

（１）アドレス発生手段６においては、直線の軌跡上の
１点のアドレスが出力され、アドレス・バス103を介し
て描画手段５に送られる。この時、直線の軌跡の発生が
終了する場合には、当該処理は終了となる。

（２）行アドレス・インクリメンタ４からは、行アドレ
ス・レジスタ３に対して、行方向アドレス・バス102を
介して初期値として、行アドレス開始レジスタ８の値が
セットされる。

（３）ペル・パタン記憶手段２においては、行アドレス
・レジスタ３により示されるアドレスのデータがマスク
・データ・バス101に読出され、描画手段５に出力され
る。

（４）描画手段５においては、アドレス・バス103とマ
スク・データ・バス101により指定されるアドレス・デ
ータに基づいて、画像メモリ７に対する描画処理を行
う。

（５）行アドレス・インクリメンタ４は、行アドレス・
レジスタ３の内容をインクリメントするが、その際、行
アドレス・レジスタ３の内容が、行アドレス終了レジス
タ９の内容と同じ値になると、一つのペル・パタンの描
画処理が終了したことになるため、アドレス発生手段６
に対して、次のアドレス発生指示を示す制御信号201を
出力し、再度上記の（１）項に示されるアドレス発生手
段６における動作に戻るか、または、（３）項に示され
るペル・パタン記憶手段２における動作に戻る。

実際に、第３図のようなデータが、ペル・パタン記憶
手段２に記憶されている場合には、行アドレス開始レジ
スタ８にはＡが、行アドレス終了レジスタ９にはＢが設
定されているため、ペル・パタン記憶手段２から読出さ
れるデータは、ＡからＢまでのデータである。つまり、
行アドレス０からＡ−１までと、Ｂ＋１からｍ−１まで
のデータに対しては描画処理は行われない。すなわち、
描画処理が行われるのは、ＡからＢまでの間のデータに
対してのみである。

なお、上記の第１および第２の実施例においては、太
線による直線描画についての説明を行っているが、描画
する対象の図形としては、太線による円、楕円などを含
む種々の図形の描画に関しても、本発明が有効に機能す
ることは云うまでもない。

〔発明の効果〕

以上、詳細に説明したように、本発明は、小さいペル
・パタンを設定した場合においても、ペル・パタンが設
定されていない部分に対する無駄な描画が行われことが
一切排除されるため、ペル・パタン記憶手段の大きさに
対して、ペル・パタンの形状が小さい場合における描画
処理に対しても、当該描画処理を非常に高速化すること
ができるという効果がある。

【図面の簡単な説明】

第１図および第２図は、それぞれ本発明の第１および第
２の実施例のブロック図、第３図はペル・パタン記憶手
段におけるペル・パタンの記憶例を示す図である。 図において、１……データ判定手段、２……ペル・パタ
ン記憶手段、３……行アドレス・レジスタ、４……行ア
ドレス・インクリメンタ、５……描画手段、６……アド
レス発生手段、７……画像メモリ、８……行アドレス開
始レジスタ、９……行アドレス終了レジスタ。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】画像データをビット・イメージにより記憶
   する画像メモリに対して、ｎ×ｍ（ｎおよびｍは自然
   数）ビットの矩形領域内に定義される図形すなわちペル
   ・パタンを、最小描画単位として直線の軌跡に沿って描
   画することにより、太線による描画を行う図形描画方式
   において、 前記ｎ×ｍビットにより構成され、Ｏから（ｍ−１）ま
   でのアドレス指定により、行方向ｎビットのデータ単位
   で、任意の行のペル・パタン・データの読み書きを行う
   ことができるペル・パタン記憶手段と、 前記ペル・パタン記憶手段に対応して、実際に描画すべ
   きペル・パタン・データが記憶されている前記行方向ｎ
   ビットのデータのみを、前記画像メモリに対する描画処
   理を実行するように制御する描画制御手段と、 を備えることを特徴とする図形描画方式。
2. 【請求項２】前記描画制御手段が、前記ペル・パタン記
   憶手段から読出される行方向のｎビットのデータが、実
   際に描画すべきペル・パタン・データであるか否かを判
   定して、実際に描画すべきペル・パタン・データでない
   場合には、所定の描画禁止信号を所定の描画手段に送出
   するデータ判定手段を含むことを特徴とすする請求項１
   記載の図形描画方式。
3. 【請求項３】前記描画制御手段が、実際に描画すべきペ
   ル・パタンの行領域を指示するために、予め前記描画す
   べきペル・パタンを規定する行アドレスの上限値ならび
   に下限値を保持しておく行アドレス領域保持手段を含む
   ことを特徴とする請求項１記載の図形描画方式。