JPH02168361A

JPH02168361A - 座標データを発生するパターンデータ発生装置及びプロセッサ

Info

Publication number: JPH02168361A
Application number: JP1237191A
Authority: JP
Inventors: Naoyuki Kai; 直行甲斐; Masahide Ohashi; 大橋　正秀; Tsutomu Minagawa; 勉皆川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-14
Filing date: 1989-09-14
Publication date: 1990-06-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は座標データを発生する機能を有するパターン
データ発生装置及びプロセッサに関する。

（従来の技術）電子出版等においては、文字の拡大、縮小、回転を容易
にするために、文字情報としてアウトラインデータ（以
下、アウトライン・フォントと称する）が予め用意され
る。このアウトライン・フォントを用いて文字を表示す
る際、文字がビットマツプ上に塗潰されたパターンとし
て展開される。

一般にアウトラインのデータは１つまたは複数の閉曲線
のデータからなり、それぞれは直線及び３次曲線等の曲
線からなっている。

従来の文字パターンの発生はソフトウェア処理により行
われており、パターンの塗潰しには多角形のスキャン変
換が用いられている。従来のスキャン変換による塗潰し
処理を、第２０図及び第２１図を用いて説明する。第２
０図において、矩形領域７１はスキャン変換を行なう領
域である。

７２〜７７はそれぞれ境界の多角形の頂点、７８〜８３
はそれぞれ多角形の辺であり、９１は１つのスキャンラ
インである。従来、パターンデータの発生には次のよう
な手順をふむ。

手順（１，１）：　　曲線のセグメントを複数の直線に
分解し、閉曲線を１つの多角形にする。

手順（１，２）：　　多角形スキャン変換により、閉曲
線で囲まれた閉図形内の塗潰しを行なう。

また、従来の多角形スキャン変換による閉図形内の塗潰
しは次のような手順をふむ。

手順（２，１）：　　第２０図中の１つのスキャンライ
ン９１について、多角形の辺との交点ＰＯ１ＰＬ、Ｐ２
．Ｐ３を求め、それをスキャン方向の座標値の順番にソ
ートする。

手順（２，２）：　　交点が点の端点、すなわち多角形
の頂点である場合は多角形の繋がり方に応じた処理を行
なう。例えば、第２１図（ａ）の場合、頂点Ａは通常の
交点と同じに取扱う。また、第２１図（ｂ）の場合、頂
点Ｂ、Ｃのうちの片方を交点として取扱う。さらに第２
１図（ｃ）の場合には頂点りを二つの交点として取扱う
。

手順（２，３）：　　ソートされた交点を２つずつ対に
して、それを両端とする線分（第２０図中の線分８４．
８５）を塗る。

このため、従来ではソートなどのソフトウェア処理に時
間がかかり、高速な塗潰し処理が行なえず、ハードウェ
ア化も困難であった。また、線分を塗る際に、上記の手
順で説明したように、頂点については特別な処理が必要
である。さらに、境界を定義する曲線の１点毎の変化を
プロセッサによりソフトウェア的に、またはＤＤＡ（Ｄ
　１ｆＴｅｒｎｔ１ａｌ　　Ｄ　１ｄ１ｔａｌ　　Ａ　
ｎａｌｙｚｅｒ　）等のハードウェアにより生成した場
合でも、スキャン変換では１点毎の変化を１つの線分と
して取扱わざるを得ず、そのために取扱うデータ量が膨
大になってしまう。

（発明が解決しようとする課８）このように、閉図形の塗り潰し処理が行なわれたパター
ンデータを発生する従来のパターンデータ発生方法では
、ソフトウェア処理に時間がかかり、閉図形の塗潰しパ
ターンを高速に発生できないという欠点がある。

従って、この発明の目的は、座標データの高速発生が可
能なパターンデータ発生装置及びプロセッサを提供する
ことにある。

［発明の構成］（課題を解決するための手段）この発明の目的は、アウトラインデータをラスタ化し、
ラスタ化されたアウトラインのデータをそれぞれ＋１．
−１、０のいずれか一つの値をとるＸ、ｙ座様における
変化量ｄｘ、ｄｙとして順次発生するｄｘ、ｄｙ発生回
路と、スキャンライン単位の塗潰し機能を有し、前記ｄ
ｘ、ｄｙ発生手段で発生された変化量ｄｘ、ｄｙを記憶
するメモリ部と、上記ｄｘ、ｄｙ発生回路で発生された
変化量ｄｘ、ｄｙを前記メモリ部に転送するための専用
のデータバスとを具備したパターンデータ発生装置によ
って達成される。

（作　用）このような構成によれば、ソフトウェアによる処理を行
なうことなく、ｄｘ、ｄｙ発生回路、メモリ部、及びｄ
ｘ、ｄｙ専用のデータバスを含むハードウェアによって
座標データを高速に発生できる。

（実施例）第１図はこの発明に係るパターンデータ発生装置の概略
的な構成を示すブロック図である。この装置は、アウト
ラインをラスタ化し、（ｄｘ。

ｄｙ）のデータを発生する専用のハードウェアユニット
１−１．１−２．・・・Ｉ　　１−ｎ％塗潰しのための
メモリユニット２、（ｄｘ、ｄｙ）のデータを効率良く
転送するための専用のｄｘ−ｄｙババス、及び全体を制
御するプロセッサ４とを含んで構成される。上記ハード
ウェアユニット１−１゜１−２．・・・、１−ｎ、メモ
リユニット２、及びプロセッサ４は、上記ｄｘ−ｄｙバ
ス３を介して結合されている。

このパターンデータ発生装置では、第１段階として塗潰
しを行なうべきパターンがいくつかの閉曲線に分割され
、さらに各閉曲線の外枠のラスタ化が行われる。第２段
階としてメモリユニット２を用いた塗潰しが行われる。

第１段階では、第２図に示されるように、分割された１
つの閉曲線上の１点（スタート点）の座標（ｘ　Ｏ，ｙ
　Ｏ）と、ラスタ化された外枠を表わすｘ＋Ｖ座標にお
ける変化量（ｄ　ｘ、　ｄ　ｙ）の列（ｄｘｏ、ｄｙｏ
）、（ｄｘｌ、ｄｙｌ）、−＝（ｄｘｍ−１，ｄｙｍ−
１）（ただし、ｍは閉曲線上の点の数）が専用のハード
ウェアユニット１−１．１−２．・・・、１−ｎを用い
て生成される。

なお、これらのハードウェアユニット１−１゜１−２．
・・・、１−ｎは、閉曲線を構成する部分曲線（以下、
これをセグメントと称する）の種類に応じて選択的に使
用される。また、ここで生成されるデータ（ｄｘｉ、ｄ
ｙｉ）は次のような条件を満たしている。

第２段階では、第１段階で発生された１つの閉曲線上の
スタート点の座標がメモリユニット２のｘ、ｙアドレス
番レジスタに初期値としてセットされ、その後、変化量
（ｄ　ｘ、　　ｄ　ｙ）に応じてＸ。

ｙアドレス・レジスタが次のように更新される。

さらに、メモリユニット２に設けられたビット・マツプ
・メモリの対応するビット位置に、塗潰しに必要なデー
タが書き込まれ、このデータに基づきライン単位の塗潰
しが行なわれる。

このような装置を用いて、パターンデータの発生は次の
ように行われる。

手順（３，１）　　閉曲線毎にメモリユニット２のｘ、
ｙアドレス・レジスタに初期値がセットされる。次に閉
曲線のセグメント毎に、プロセッサ４は曲線の種類に応
じて専用のハードウェアユニット１−１．１−２．・・
・、１−ｎの中から１つを選択し、その曲線を描くため
のパラメータをそのハードウェアユニットに設定し、起
動信号を送る。

このハードウェアユニットは起動信号を受けると、予め
設定されたパラメータに応じて曲線をラスタ化し、（ｄ
　ｘ、ｄ　ｙ）のデータを発生してｄ　ｘ　−ｄ　ｙ　
ハス３に出力する。メモリユニット２は、ｄｘ−ｄｙバ
バスから（ｄ　ｘ、　　ｄ　ｙ）のデータを順次取込み
、ビット・マツプ・メモリに塗潰しのためのデータを書
込む。

手順（３，２）　　パターンに含まれる全ての閉曲線に
ついて、以上の手順が終了した後、プロセッサ４はメモ
リユニット２に塗潰しを起動する信号を送る。これによ
りメモリユニット２は、手順（３，１）で生成された塗
潰しのデータを元にして塗潰しを行なう。

第３図はこの発明に係るパターンデータ発生装置をアウ
トライン・フォントの塗潰しを行なうものに実施した場
合の全体の構成を示すブロック図である。

このパターンデータ発生装置は、ベジェ（Ｂ　ｅｚｌｅ
ｒ　）曲線発生器１１−１．直線発生器１１−２、メモ
リユニット１２−１及び１２−２、ｄｘ−ｄｙババス３
、制御用のプロセッサ１４、データバス１５、及びシス
テムメモリユニット１６を含んで構成されている。

上記ベジェ曲線発生器１１−１はベジェ曲線の（ｄ　ｘ
。

ｄｙ）データを発生し、上記直線発生器１１−２は直線
の（ｄ　ｘ、　ｄ　Ｙ）データを発生する。ベジェ曲線
発生器１１−１と直線発生器１１−２は、アウトライン
やフォントのラスタ化のための専用ハードウェアである
。上記メモリユニット１２−１及び１２−２はそれぞれ
塗潰しのためデータを記憶するもので、後述するダブル
・バッファリングのためにこれらの塗潰し用の２個のメ
モリユニット１２−１及び１２−２が設けられている。

上記ベジェ曲線発生器１１−１．直線発生器１１−２、
メモリユニット１２−１及び１２−２、プロセッサ１４
、及びシステムメモリユニット１Ｂは、上記データバス
１５を介して共通接続される。また、上記ベジェ曲線発
生器１１−１．直線発生器１１−２、メモリユニット１
２−１及び１２−２、及びプロセッサ１４は、上記ｄｘ
−ｄｙバス１３を介して共通接続されている。

このようなハードウェアを使用してパターンデータを生
成する際の手順は次の通りである。

手順（４，１）　　いくつかに分割された閉曲線のうち
パターンデータを発生すべき１つの閉曲線のスタート点
が一方のメモリユニット１２−１にセットされる。

手順（４，２）　　上記閉曲線のセグメント毎に、曲線
の種類に応じてベジェ曲線発生器１１−１及び直線発生
器１１−２が選択され、直線ならば直線発生器１１−２
にパラメータがセットされ、起動がかけられる。起動後
、ベジェ曲線発生器１１−１もしくは直線発生器１１−
２において、予め設定されたパラメータに応じて曲線の
ラスタ化が行われ、（ｄｘ、ｄｙ）のデータが生成され
る。

手順（４，３）　　このデータ（ｄ　ｘ、　　ｄ　ｙ）
はメモリユニット１２−１もしくは１２−１に供給され
、これらメモリユニットにおいて所定のアルゴリズムに
従って境界上の各点のデータが生成される。次にメモリ
ユニットにおいて、予め生成された各点のデータｄ　（
ｘ、ｙ）と“１”レベルとの排他的論理和をとった結果
がビットφマツプ・メモリ（以下、単にメモリと称する
）に順次書き込まれる。すなわち、ビット・マツプ・メ
モリには、ｄ　（ｘ、　ｙ）　←ｄ　（ｘ、　ｙ）■’
１’　　・（３）のようなデータが書き込まれることに
なる。

上記手順（４，１）、（４，２）ａｎｄ　　（４，３）
がアウトラインの全ての閉曲線について繰り返される。

手順（４゜４）　メモリユニット１２−１に塗潰しの起
動がかけられ、塗潰し処理が行われる。

手順（４，５）　　メモリユニット１２−１に得られた
パターンがデータバス１５を介して読み出され、システ
ムメモリユニット１Ｂに格納されると共に、これと並行
して次のパターンの生成がメモリユニット１２−２を用
いて行われる。すなわちこの実施例装置では二つのメモ
リユニット１２−１．１２−２を用いて交互にパターン
データの生成と読み出しとが行われる。つまり、システ
ムメモリユニット１Ｂに対してダブル・バッファリング
動作が行われる。

メモリユニット１２−１及び１２−２では、ベジェ曲線
発生器１１−１及び直線発生器１１−２で発生される各
座標点のデータ（ｄ　ｘ、　　ｄ　ｙ）に基づき、第４
図のフローチャートで示されるようなアルゴリズムに従
って各座標点のデータｄ　（ｘ、ｙ）が発生される。ま
た、メモリユニットに各座標点のデータが書込まれる際
には、上記のように各座標（ｘ、ｙ）に対応したデータ
ｄ　（ｘ、ｙ）と“１°との排他的論理和をとった結果
が書込まれる。

第４図に示されるフローチャートでは、まず、ステップ
Ｓ１で（ｄ　ｘ、　　ｄ　ｙ）が与えられる。次にステ
ップＳ２で、予め保持されている最新のｄｙｎの値が判
断され、−１であればステ・ツブＳ３に、０であればス
テップＳ４に、＋１であればステップＳ５にそれぞれ進
む。

ステップＳ３ではｄｙの値が判断され、−１であればス
テップＳＢに、０であればステ・ツブＳ７に、＋１であ
ればステップＳ８にそれぞれ進む。

ステップＳ６では座標（ｘ、ｙ）に点が打たれ、その後
、ステップＳ９で座標（ｘ、ｙ）が更新され、さらに次
のステップ５１０で最新の（ｄ　ｘ。

ｄ）／）の値が（ｄ　ｘ　ｎ、　　ｄ　ｙ　ｎ）として
保持され、元のステップＳ１に戻る。

上記ステップＳ７及びステップＳ８ではそれぞれ右折で
あるか否かが判断される。この右折とは、（ｄ　ｘ、　
　ｄ　ｙ）のベクトルが（ｄ　ｘ　ｎ、　　ｄ　ｙ　ｎ
）のベクトルに対して右に曲がっていることを意味する
。例えば第５図（ａ）に示すように右方向がＸの子方向
、下方向がｙの子方向の座標系を用いると、次の式で与
えられるｔの値が０より大（１００）の場合には右折、
ｔの値が０より小（ｔ＜０）の場合には左折、ｔの値が
０（ｔ−０）の場合には直進もしくは後退を意味する。

ｔ−ｄｘｎΦｄｙ−ｄｙｎ−ｄｘ　　　　−（４）上記
ステップＳ７及びステップＳ８それぞれで右折でないと
判断された場合、その座標には点は打たれず、上記ステ
ップＳ９に進む。他方、ステップＳ７で右折と判断され
たならば上記ステ・ツブＳ６で座標（ｘ、ｙ）に点が打
たれ、その後、ステップＳ９に進む。また、ステップＳ
８で右折と判断されたならば、次のステップＳｌｌで、
まず座標（ｘ、ｙ）に点が打たれ、次のステップＳ１２
で座標（ｘ＋１．ｙ）に点が打たれ、次に上記ステップ
Ｓ９に進む。

ステップＳ４では右折であるか否かが判断され、右折で
なければ上記と同様に点は打たれず、右折であれば次の
ステップＳＩ３に進む。このステップ５１３ではｄｙの
値が判断され、−１ならば上記ステップＳＢで座標（ｘ
、ｙ）に点が打たれ、＋１ならばステップＳ１４で座標
（ｘ＋ｌ、ｙ）に点が打たれ、次に上記ステップＳ９に
進む。

ステップＳ５ではｄｙの値が判断され、−１ならばステ
ップＳ１５に、０ならばステップＳ１６にそれぞれ進み
、＋１ならば上記ステップＳ１４に進んで座標（ｘ＋１
．ｙ）に点が打たれる。上記ステップＳ１５及びステッ
プＳ１Ｂではそれぞれ右折であるか否かが判断され、そ
れぞれで右折でないと判断されたならば点は打たれず、
上記ステップＳ９に進む。他方、ステップ５１５で右折
と判断されたならばステップＳｌ！でまず座標（ｘ、ｙ
）に点が打たれ、さらにステップＳ１２で座標（ｘ＋１
．　　ｙ）に点が打たれる。また、ステップＳｌＢで右
折と判断されたならば、ステップＳ１４に進んで座標（
ｘ＋１．ｙ）に点が打たれる。

次に上記の手順により、実際に第５図（ａ）で示すよう
な閉曲線を境界とするパターンの塗潰しを行なう場合に
ついて説明する。なお、開始点として第５図（ａ）の閉
曲線の１つの頂点ｐＨが選ばれるものとする。

まず、この頂点ｐＨに対応した第５図（ｂ）のメモリの
点ｑｌｌにはデータは書込まれず、元の“０＃のままに
される。

次に、多角形の点ｐ１２に対する次の点ｐ１３へのずれ
である（ｄｘ、ｄｙ）−（０，−１）が与えられる。こ
のとき、前の点ｐ１２からのずれは（ｄ　ｘ　ｎ、　　
ｄ　ｙ　ｎ）　＝　（＋　１．−１）である。このとき
、ｄｙｎが−１であり、ｄ）ｌ−−１であるため、ステ
ップＳ６で（Ｘ、Ｙ）の座標すなわち、この点ｐ１２に
対応した第５図（ｂ）のメモリの点ｑ１２に対し“１°
との排他的論理和の結果である“１ｍが書込まれる。

次に、点ｐ１３に対し、次の点ｐ１４へのずれである（
ｄｘ、ｄｙ）−（＋１．Ｏ）が与えられる。

この場合、ｄｙｎｍ−１、ａｙ−ｏであり、かつ右折で
あるので、ステップＳ６で（ｘ、ｙ）の座標すなわち、
この点ｐ１３に対応した第５図（ｂ）のメモリの点ｑ１
３に“１°が書込まれる。

次に、点ｐ１４に対し、次の点ｐ１５へのずれである（
ｄｘ、ｄｙ）＝　（＋１．＋１）が与えられる。この場
合、ｄｙｎｓ＊ｏでありかつ右折であり、ｄｙ−＋１で
あるため、ステップＳ１４で（ｘ＋１．ｙ）の座標すな
わち、この点ｐ１４に対し１点だけ右方向にずれたＰｌ
ｇ、７Ｂのメモリの点ｑ１４に“１″が書込まれる。

次に、点ｐ１５に対し、次の点ｐｌＢへのずれである（
ｄｘ、ｄｙ）＝　（＋１．−１）が与えられる。

この場合、ｄｙｎ−＋１、ｄｙ−−１であり、かつ右折
でないため、この点ｐ１５に対して点は打たれない。

次に、点ｐｌＢに対し、次の点ｐ１７へのずれである（
ｄｘ、ｄｙ）＝　（＋１．＋１）が与えられる。

この場合、ｄｙｎ−−１、ｄｙ−＋１であり、かつ右折
であるため、まず、ステップＳｌｌで（ｘ。

ｙ）の座標すなわち点ｐｌＢに対応した第５図（ｂ）の
メモリの点Ｑ　１６Ａに対して“１”が書込まれ、次の
ステップＳ１２で（ｘ＋１．ｙ）の座標すなわち点ｐｌ
Ｂに対し右方向に１点だけずれた第５図（ｂ）のメモリ
の点ｑ　１ＢＢに“１”が書込まれる。

次に、点ｐ１７に対し、次の点ｐ１８へのずれである（
ｄｘ、ｄｙ）＝　（０，＋１）が与えられる。

この場合、ｄｙｎ＝＋１、ｄｙ−＋ｌであるため、ステ
ップＳ１４で（ｘ＋１．ｙ）の座標すなわち、点ｐ１７
に対し１点だけ右方向にずれた第５図（ｂ）のメモリの
点ｑ１７に“１”が書込まれる。また、点ｐ１８、ｐ１
９に対しても上記の場合と同様に、この両点ｐ１８、ｐ
１９に対しそれぞれ１点だけ右方向にずれた第５図（ｂ
）のメモリの点ｑｌＢ、ｑ１９にそれぞれ“１”が書込
まれる。

次に、点ｐ２０に対し、次の点ｐ２１へのずれである（
ｄｘ、ｄｙ）＝　（−１，０）が与えられる。

この場合、ｄｙｎ−＋１、ａｙ−ｏであり、かつ右折で
あるため、ステップ５１４で（ｘ＋１．ｙ）の座標すな
わち、点ｐ２０に対し１点だけ右方向にずれた第５図（
ｂ）のメモリの点ｑ２０に“１１が書込まれる。

次に、点ｐ２１に対し、次の点ｐ２２へのずれである（
ｄｘ、ｄｙ）＝　（−１，Ｏ）が与えられる。

この場合、ｄｙｎ−＋１、ｄｙ−ｏであり、かつ右折で
なく水平であるため、この点ｐ２１に対して点は打たれ
ない。

次に、点ｐ２２に対し、次の点ｐ２３へのずれである（
ｄｘ、ｄｙ）＝　（−１，−１）が与えられる。

この場合、ｄｙｎｍ−１、ｄｙ■−１であるため、ステ
ップＳ６で（ｘ、ｙ）の座標すなわち、この点ｐ２２に
対応した第５図（ｂ）のメモリの点Ｑ２２に“１″が書
込まれる。

次に、点ｐ２３に対し、次の点（開始点ｐｉｔ）へのず
れである（ｄｘ、ｄｙ）＝　（−１，−１）が与えられ
る。この場合にも点ｐ２２の場合と同様に点ｐ２３に対
応した第５図（ｂ）のメモリの点ｑ２３に“１”が書込
まれる。

これにより開始点ｐＨに戻ったことになり、最後の（ｄ
　ｘ　ｎ、　　ｄ　ｙ　ｎ）の値は（−１，−１）であ
り、始めの（ｄ　ｘ、　ｄ　ｙ）は（＋１．−１）であ
るため、ｄｙｎ−−１、ｄｙ−−１になり、ステップＳ
Ｂで（ｘ、ｙ）の座標すなわち、この開始点ｐＨに対応
した第５図（ｂ）のメモリの点ｑｌｌに始めて“１°が
書込まれる。

このようにして、スキャン方向に沿った塗るべき線分の
全てにつき、各線分の２つの端点のうち一方にはそれ自
体の点、他方はスキャン方向に１点だけずれた点がメモ
リユニットに書込まれる。

この後は、ｊｉｌｓ図（ｂ）のようなデータを用いて次
のような演算が行なわれ、その演算結果がメモリユニッ
トに書込まれる。

この演算は、いま１つのスキャンラインが、第６図（ａ
）に示されるようにｂｏ、ｂｌ、・・・ｂ（ｗ−１）の
Ｗビットの点からなる場合、演算後のｂＯ′にはＦｌｇ
、８　ＡのｂＯである“０″がそのまま書き込まれる。

次に、演算後のｂｌ’には第６図（ａ）のｂＯとｂｌと
の排他的論理和の結果が書き込まれる。この場合、ｂｏ
−ｂｌ−“０”なので、演算後のｂｌ’には′０”が書
込まれる。

さらに、演算後のｂ２にはＰｌｇ、８　Ａのｂｏ、ｂｌ
、ｂ２の排他的論理和の結果が書き込まれる。この場合
、ｂｏ−ｂｌ−’Ｏ°　ｂ２−　”１”なので、演算後
のｂ２’には′１″が書込まれる。以下、同様の演算が
行なわれることによって第６図（ｂ）に示されるような
データが得られる。そして、このような演算が上記第５
図（ｂ）の全てのスキャンラインについて行なわれる結
果、第５図（ａ）に対する入力図形に対し、第５図（Ｃ
）のようなパターンデータが得られる。このパターンデ
ータを用いて表示を行なえば、上記第５図（ａ）の閉曲
線を境界とするパターンの領域が塗潰された図形が正確
に表示されることになる。

このように上記実施例装置では、専用のハードウェアを
用いて塗潰し処理が行われたパターンデータを発生する
ようにしているので、従来のようなソートの処理が不要
となり、高速な処理が実現できる。

次に上記実施例の変形例について説明する。上記の説明
では閉曲線で囲まれた領域が塗潰されたパターンデータ
を生成する場合について説明したが、第５図（ｄ）に示
さ科るように領域の外側が塗潰されたパターンデータを
生成させることもできる。この場合には上記（５）式の
演算の代わりに、下記の演算を上記第５図（ｂ）のデー
タに対し、各スキャンライン毎に実行すればよい。

上記の説明は、閉曲線が右回りに発生される場合であっ
たが、左回りに発生される場合には１点毎の処理に第４
図の代わりに第７図のフローチャートに示されるアルゴ
リズムを用いればよい。

また、上記の説明では閉曲線で囲まれた領域の塗潰しを
行なう際に、境界を含んで行なう場合について説明した
が、境界を含まずに塗潰しを行なうこともできる。この
場合、右回りの境界に対しては、１点毎の処理に第７図
のフローチャートで示すようなアルゴリズムを用い、左
回りの境界に対しては、１点毎の処理に第４図のフロー
チャートで示すようなアルゴリズムを用いればよい。こ
の場合、第５図（ａ）のような境界データに対して、ま
ず第５図（ｅ）で示されるようなデータが得られ、この
第５図（ｅ）のデータに対し上記（５）式の演算を各ス
キャンライン毎に実行すれば第５図（ｆ）で示されるよ
うなパターンデータが得られる。

また、上記実施例装置によれば、第８図（ａ）で示され
るような境界データに対しても正しい塗潰しを行なうこ
とができる。すなわち、この場合、１つのスキャンライ
ン２１に着目・すると、このスキャンライン２１は境界
と４つの交点２２〜２５を有している。ここで、２つの
交点２３と２４とは、スキャン方向で隣接しており、塗
潰しを行なう際には交点２２と２５を結ぶ線分を塗れば
よい。この場合、上記の手順により交点２２〜２５に対
し、メモリユニットには第８図（ｂ）に示すように点３
２．３３．３４が書込まれる。このとき、点３３に対し
ては２回書込みが行なわれるためにこの点３３は０“に
なり、スキャンライン２１上には点３２と３４の２点に
“１”が書込まれる。この結果、最終的には第８図（ｃ
）に示すように、境界を含む領域が塗潰された正確なパ
ターンデータが得られる。

上記実施例装置で使用されるベジェ曲線発生器１１−１
は、次のような原理で上記データ（ｄ　ｘ。

ｄｙ）を発生する。一般に座標がパラメータｔの３次元
関数で表わされる第９図に示すような曲線Ｐ　（ｔ）は
次のように表わすことができる。

Ｐ　（ｔ）−ＰＯ＊　（１−ｔ）’ ＋Ｐ１＊３ｔ　（１−ｔ）　２＋Ｐ２＊３ｔ”　　（１−ｔ）＋Ｐ３＊ｔ’　　　（但し、０≦ｔ≦１）・・・　（７
）このような曲線はベジェ（Ｂ　ｅｚｉｅｒ　）曲線と呼
ばれており、ＰＯ（ｘｏ、ｙＯ）、ＰＩ　（ｘｉ。

ｙｌ）、Ｐ２　（ｘ２．ｙ２）、Ｐ３　（ｘ３．ｙ３）
をこのベジェ曲線の参照点と呼ぶ。このようなベジェ曲
線は文字のアウトラインーフォントの曲線セグメントを
表わすのによく用いられている。

また、上記ベジェ曲線Ｐ　（ｔ）を第１０図に示される
ようにパラメータｔの値が１／２の点で２つに分けたと
き、その両方の部分もベジェ曲線として上記（７）式の
ように表わされ、それぞれの参照点Ｑｉ、Ｐｉは次式で
与えられる。

第１１図は上記ベジェ曲線発生器１１−１の具体的な構
成を示すブロック図である。このベジェ曲線発生器は、
予め与えられた曲線ｐ　（ｔ）の各参照点のＰＯ，Ｐｉ
、Ｐ２．Ｐ３のそれぞれのＸ、ｙ座標値を保持するＸレ
ジスタ４１．ｙレジスタ４２、上記（７）式に応じてベ
ジェ曲線ｐ　（ｔ）を２分割し、２組の新しい参照点Ｑ
ｉ、Ｒｉを生成するアジャスト部４３．４４、両アジャ
スト部４３．４４で生成された２組の新しい参照点Ｑｉ
、Ｒｉのうち一方のｘ、ｙ座標値のそれぞれを保持する
Ｘスタック４５．ｙスタック４Ｂ及び分割されたベジェ
曲線が十分に小さく、（ｄ　ｘ、　　ｄ　ｙ）の１ステ
ツプで置換えられるかどうかを判定する判定部４７とを
含んで構成されている。さらにＸ座標のアジャスト部４
３は第１２図に示されるように、それぞれが加算器と１
ビツトシフト回路とからなり、２人力ａ。

ｂの平均加算値（ａ、ｂ）／２を得る６個の平均値回路
４８で構成されている。このように構成されたベジェ曲
線発生器は、上記プロセッサ１４によって参照点を設定
され、起動がかけられると、ベジェ曲線の（ｄ　ｘ、　
　ｄ　ｙ）データを順次発生し、上記ｄｘ−ｄｙバス１
３に出力する。

他方、上記直線発生器１１−２は、ＤＤＡ（Ｄ　Ｈｆｅ
ｒｎｔｉａｌ　　Ｄ　１ｄｌｔａｌ　　Ａ　ｎａｌｙｚ
ｅｒ　）等で構成されており、Ｂ　ｒｅｓｅｎｈａｍの
アルゴリズムに基づいて直線の（ｄ　ｘ、　　ｄ　ｙ）
データを順次発生し、上記ｄｘ−ｄｙバス１３に出力す
る。

上記メモリユニット１２−１及び１２−２はそれぞれ第
１３図に示すように構成されている。すなわち、両メモ
リユニットにはＡ面及びＢｌｊのメモリセルアレイ５１
．５２、ロウ（行）デコーダ５３．５４、カラム（列）
デコーダ５５、メモリセルアレイ５１．５２のセンスア
ンプ・！１０ゲート回路５８．５７、塗潰しのためのス
キャン用ラッチ／論理回路５８、ｄｘ−ｄｙババス３か
ら人力される（ｄ　ｘ、　　ｄ　ｙ）の値を保持するレ
ジスタ５９．１つの閉曲線のスタート点の（ｄ　ｘ、　
　ｄ　ｙ）の値を保持するレジスタＧＯ１１つ前の（ｄ
ｘ、ｄｙ）の値を保持するレジスタ６１゜Ｘ及びｙカウ
ンタ６２．８３、上記第４図もしくは第７図のフローチ
ャートで示されるアルゴリズムに従って塗潰しのための
データを上記メモリセルアレイ５１．５２に書き込むか
を決定する描画制御部Ｂ４、メモリセルアレイ５１．５
２の内容をデータバス１５に出力もしくはデータバス１
５上のデータをメモリセルアレイ５１．５２に入力する
ためのＩ１０バッファ８５、６６とを含んで構成されて
いる。

このような構成のメモリユニットは次のような機能を持
つ。

（５，１）　　ｄｘ−ｄｙババス３から（ｄ　ｘ。

ｄｙ）の値を順次取込み、Ａ面メモリセルアレイ５１に
は完全な境界に応じたデータを、８面メモリセルアレイ
５２には塗潰しに必要なデータを書込む。

（５，２）　　スキャン用ラッチ／論理回路５８を用い
て塗潰しを行ない、塗潰されたパターンを８面メモリセ
ルアレイ５２に生成する。

（５，３）８面メモリセルアレイ５２に生成されたパタ
ーンをデータバス１５に出力する。

第１４図は、上記第１３図のメモリユニット内に設けら
れたスキャン用ラッチ／論理回路５８の詳細な、構成を
示す回路図である。この回路は１ビット分が１ビツトラ
ッチ回路８７、このラッチ回路Ｂ７の出力と上記８面メ
モリセルアレイ５２からの出力とが供給され、その出力
がラッチ回路６７に帰還される排他的論理和回路８８、
上記ラッチ回路６７の出力と上ｇｄＡ面メモリセルアレ
イ５１からの出力とが供給され、その出力が８面メモリ
セルアレイ５２に供給される論理和回路６９とを含んで
構成されている。

上記構成でなるパターンデータ発生装置を使用すること
により、塗潰しパターンの生成がハードウェア化され、
高速なパターンの発生が可能になった。本発明者らのシ
ミュ・レーションによると、第１５図に示すような漢字
「夢」の塗潰しパターンを１０００ドツトＸ１００Ｏド
ツトの精細度で生成する場合には１０８５μｓｅｃの時
間で、１００ドツト×１００ドツトの精細度で生成する
場合には１０７μｓｅｃの時間で行なうことができた。

この処理時間は、従来のソフトウェアによる処理と比べ
て約１／１０００と著しく高速化されている。

さらに、上記実施例のパターンデータ発生装置では、ｄ
ｘ−ｄｙババス設けたことにより、任意の曲線に応じて
専用のハードウェアを付加することができ、また曲線セ
グメントの一部をプロセッサを用いて発生させることが
できる等、発生するパターンの柔軟性が増加するという
大きな効果も得ることができる。

なお、上記第１の実施例では、この発明をアウトライン
・フォントの塗潰しを行なう装置に適応した場合につい
て説明したが、直線データの生成を行なうプロセッサに
用いることもできる。このようなプロセッサとしては、
−数的には第１６図に示されるような構成が考えられる
。第１６図は、上記ｍ１図に示された回路におけるプロ
セッサ４とメモリユニット２の構成例を示している。プ
ロセッサ４中には、ＣＰＵ１００、デコーダ１０１　、
及びバス接続回路１０２が含まれている。また、メモリ
ユニット２は、描画回路１０３、メモリインターフェー
ス回路１０４、及び外部メモリ１０５を含んで構成され
る。上記ＣＰ　Ｕ　１００と外部メモリ１０５が接続さ
れているインターフェース回路１０４とは、アドレスバ
ス１０１３及びｎビットのデータバス１０７を介して接
続されている。上記アドレスバスｌＯＢにはデコーダ１
０１の入力端が結合され、このデコーダ１０１によって
アドレス信号がデコードされる。

上記デコーダ１０１のデコード出力は、バス接続回路１
０２の制御入力端に供給される。このバス接続回路１０
２の入力端には上記データバス１０７が結合され、上記
デコーダ１０１の出力に基づいてデータバス１０７上の
ｍビット（ｍ＜＜ｎ）のデータ（ｄ　ｘ、　　ｄ　ｙ）
が描画回路１０３に供給される。

上記のような構成において、ＣＰ　０１０Ｇから外部メ
モリ１０５にアドレスバス１０Ｂを介してアドレス信号
が与えられる。これによって、外部メモリ１０５の選択
されたアドレスから読出されたデータは、データバス１
０７を介してＣＰ　Ｕ　１００に供給されて演算が行な
われる。そして、上記ＣＰ　Ｕ　１００内での演算結果
に基づいてデータ（ｄ　ｘ、　　ｄ　ｙ）が作成される
。上記データ（ｄ　ｘ、　　ｄ　ｙ）は、デコーダ１０
１によってバス接続回路１０２が制御されることにより
、描画回路１０３に供給される。

上記描画回路１０３は、座標レジスタＸ、Ｙを有し、上
記ｄｘ−ｄｙバス３を介して供給されたｄｘ、ｄｙの値
を記憶する。そして、Ｘ、Ｙの値を順次更新し、外部メ
モリ１０５に対するアドレス及び直線のデータの形に変
換する。そして、上記アドレス及び直線のデータは、メ
モリインターフェイス回路１０４を介して外部メモリ１
０５にグラフィックデータとして書き込まれる。

しかし、上記のような構成では、ｍ（３〜４）ビットの
データを転送するために、ｎ　（１６または３２ビツト
）ビットのバスが占有される。このため、通常のプログ
ラムやデータの転送が妨げられる。また、プログラムに
よってデータ（ｄ　ｘ。

ｄｙ）が生成されるため、多大なステップ数を要し、処
理速度が低下する。

そこで、第１７図に示されるこの発明の第２の実施例装
置のように、上記プロセッサ４及びメモリユニット２を
構成すれば良い。すなわち、上記プロセッサ４は、ＡＬ
Ｕｌｌｏ、組合せ回路１１１　。

モード設定回路１１２、ＦＩＦＯ記憶方式のレジスタ１
１３　、汎用のレジスタファイル１１４、内部データバ
ス１１５、及びバスのドライバ／レシーバ１１Ｂを含ん
で構成される。上記メモリユニット２は、描画回路１０
３、メモリインターフェイス回路１０４、及び外部メモ
リ１０５を含んで構成される。そして、プロセッサ４内
のレジスタ１１３とメモリユニット２内の描画回路１０
３とは、専用のｄｘ、ｄｙババスで接続されており、さ
らにレジスタ１１３の出力はｄｘ、ｄｙデータ専用の出
力ボートｌ１７からプロセッサ４の外部に出力できるよ
うに構成されている。上記Ａ　Ｌ　Ｕ　１１０の２つの
、入力端はそれぞれ、内部バス１１５中のソースバス１
１５−１，１１５−２に接続され、出力端にはデスティ
ネーションバス１１５−３が接続される。組合せ回路１
１１には、上記ＡＬＵｉｌｌから出力される演算結果が
マイナスであることを示すサインフラグＳＦが供給され
、モード設定回路１１２中の３ビツトのモードビットＭ
ＤＯ〜ＭＤ２に設定された値に応じた演算が実行される
。

上記モードビットＭＤＯ〜ＭＤ２の意味は以下のような
ものである（第１９図参照）とすると、ＭＤＯ：　１で１ΔＸ１く１ΔＹＭＤＩ：１でΔＸ＜０ＭＤ２　　：　１でΔＹ＜０上記組合せ回路ｉｌｌによる演算結果は、レジスタファ
イル１１４にスタックされ、このレジスタファイル１１
４に入力された順に出力ボートから外部に出力されると
共に、ｄｘ−ｄｙババスを介して描画回路ｌＯ３に供給
される。上記レジスタファイル１１４には少なくとも４
つの汎用レジスタＲＥＯ〜ＲＥ３　　（図示せず）が含
まれている。デスティネーションバス１１５−３上のデ
ータがこれらのレジスタＲＥＯ〜ＲＥ３に選択的に記憶
され、ソースバス１１５−１．１１５−２上に出力され
る。バスのドライバ／レシーバ１１Ｂは、外部メモリ１
０５からメモリインターフェース回路１０４を介して供
給されるデータに基づいて内部データバス１１５をドラ
イブ、あるいは内部データバス１１５上のデータを上記
メモリインターフェース回路１０４を介して外部メモリ
１０５に供給する。

上記描画回路１０３は、座標レジスタＸ、Ｙを有し、上
記ｄｘ−ｄｙバス３を介して供給されたｄｘ、ｄｙの値
を記憶する。そして、座標レジスタＸ、Ｙの値を順次更
新し、外部メモリ１０５に対するアドレス及び直線のデ
ータの形に変換する。

そして、上記アドレス及び直線のデータは、メモリイン
ターフェース回路１０４を介して外部メモリ１０５にグ
ラフィックデータとして書き込まれる。

上記第１７図に示された実施例装置は、第１８図のフロ
ーチャートに示されるようなりｒｅｓｅｎｈａｌｌのア
ルゴリズムに従って、第１９図に示されるような直線の
データを生成する。以下、上記直線のデータの生成につ
いて第１８図のフローチャートを用いて説明する。

まず、ステップ８１〜Ｓ４で初期設定が行われる。すな
わち、ステップＳｌではレジスタファイル１１４中の汎
用レジスタＲＥ３　　（カウンタとして働く）にΔＬが
セットされる。続くステップＳ２でモード設定回路１１
２のモードビットにデータが書き込まれ、組合せ回路Ｉ
ｌｌの演算モードが設定される。ステップＳ３でレジス
タファイル１１４中の汎用レジスタＲＥＩに“２＊ΔＳ
”が、ＲＥ２に“２＊ΔＳ−２＊ΔＬ”がそれぞれセッ
トされる。ステップＳ４でレジスタファイル１１４中の
汎用レジスタＲＥＯに“２＊ΔＳ−ΔＬ”がセットされ
る。上記ステップ５ｌ−Ｓ３は必ずしもこの順序である
必要はなく、ステップＳ４の前に実行されればどのよう
な順序であっても良い。

上記初期値の設定をまとめて示すと以下のようになる（
第１９図参照）。

とすると、次に、上記各汎用レジスタＲＥＯ〜ＲＥ２に記憶された
データがソースバス１１５−１．１１５−２を介してＡ
　Ｌ　Ｕ　１１０に供給され、このＡ　Ｌ　Ｕ　１１０
で演算が行われる。この演算結果に基づいてサインフラ
グＳＦが組合せ回路１１１に供給される。組合せ回路ｉ
ｌｌによって上記サインフラグＳＦが“０”か′１″か
判定され（ステップＳ５）、“０“の場合はステップＳ
６の演算が、“１“の場合はステップＳ７の演算がそれ
ぞれ上記組合せ回路Ｉｌｌで実行される。上記ステップ
Ｓ８．Ｓ７の演算は特殊な命令によって実行されるもの
で、レジスタ間の演算を行なうと同時に、サインフラグ
ＳＦの値を組合せ回路１１１に送り、その出力のｄｘ、
ｄｙをレジスタファイル１１４に記憶する。上記サイン
フラグＳＦは、上記特殊な命令でのみセットされ、他の
命令ではセットされない。上記演算終了後、レジスタＲ
Ｅ３の値が“１”減少される（ステ・ツブＳ８）。そし
て、上記レジスタＲＥ３の値が“０１になるまで上記ス
テップ８５〜Ｓ８の動作が繰返される（ステップＳ９）
。

上記組合せ回路ｉｌｌの論理は、以下のようなものであ
る。但し、ＳＦはサインフラグであり、式中の記号「＋
」は論理積を示している。また、ＤＸＯ，ＤＸＩ、ＤＹ
Ｏ，ＤＹＩの４ビツトは、ｄｘ、ｄｙの値である。

このような構成のプロセッサでは、ｄｘ、ｄｙデータの
専用のバス３を設けているので、ｄｘ。

ｄｙデータの転送に際してＡ　Ｌ　Ｕ　１１０に接続さ
れた通常の内部バス１１５を用いなくても済む。従って
、ｄｘ、ｄｙデータの転送に際して他のプログラムの実
行やデータの転送を妨げずに済む。また、ｄｘ、ｄｙデ
ータを組合せ回路ｉｌｌで生成するため、プログラムで
生成する場合に比して大幅に処理速度を高速化できる。

［発明の効果］以上説明したようにこの発明によれば、座標デ

【図面の簡単な説明】

第１図はこの発明に係るパターンデータ発生装置の概略
的な構成を示すブロック図、第２図は上記第１図の実施
例装置を用いてパターンデータを発生する動作を説明す
るために使用する図、第３図はこの発明の第１の実施例
による装置全体の構成を示すブロック図、第４図は上記
第３図の実施例装置の動作を説明するためのフローチャ
ート、第５図は上記第４図の実施例装置の動作を説明す
るためのもので、曲線とメモリにおける記憶状態との関
係を示す図、第６図は上記第４図の実施例装置の動作を
説明するためのもので、記憶されるデータを示す図、第
７図は上記第４図の実施例装置の他の動作を説明するた
めのフローチャート、第８図は上記第７図のフローチャ
ートに示された動作を用いた場合の曲線とメモリにおけ
る記憶状態との関係を示す図、第９図及び第１０図はそ
れぞれ上記実施例装置において境界データの塗り潰しに
ついて説明するための図、第１１図ないし第１４図はそ
れぞれ上記実施例装置の各部分を具体的もしくは詳細に
示す図、第１５図は上記実施例装置で発生される文字パ
ターンによる表示例を示す図、第１６図は上記第１図に
示された装置におけるプロセッサとメモリの一般的な構
成例を示すブロック図、第１７図は上記第１図に示され
た装置におけるプロセッサとメモリにこの発明を適用し
た場合の構成例を示すブロック図、第１８図は上記第１
７図に示された回路の動作を説明するためのフローチャ
ート、第１９図は上記第１７図に示された回路で生成さ
れる直線を示す図、第２０図及び第２１図はそれぞれ従
来の閉図形の塗潰し処理を説明するために用いる図であ
る。１−１〜１−ｎ・・・ハードウェアユニット、２・・・
メモリユニット、３・・・ｄｘ、ｄｙババス４・・・プ
ロセッサ、１１−１・・・ベジェ曲線発生器、１１−２
・・・直線発生器、１２−１　、１２−２・・・メモリ
ユニット、１３・・・ｄｘ−ｄｙババス１４・・・プロ
セッサ、１５・・・データバス、１Ｇ・・・システムメ
モリユニット。出願人代理人　弁理士　鈴江武彦第図（ａ）（ｄ）（ｂ）（ｅ）（Ｃ）（ｆ）第図第図（ａ）（ｂ）（Ｃ）第図第図篤図第図第図第図（ａ）（ｂ）（Ｃ）第図

Claims

【特許請求の範囲】

（１）アウトラインデータをラスタ化し、ラスタ化され
たアウトラインのデータをそれぞれ＋１、−１、０のい
ずれか一つの値をとるｘ、ｙ座標における変化量ｄｘ、
ｄｙとして順次発生するｄｘ、ｄｙ発生手段と、スキャンライン単位の塗潰し機能を有し、上記ｄｘ、ｄ
ｙ発生手段で発生された変化量ｄｘ、ｄｙを記憶するメ
モリ手段と、上記ｄｘ、ｄｙ発生手段で発生された変化量ｄｘ、ｄｙ
を上記メモリ手段に転送するための専用のデータバスとを具備したことを特徴とするパターンデータ発生装置。
（２）前記ｄｘ、ｄｙ発生手段は、ベジエ曲線データを
発生するベジエ曲線発生器と、直線データを発生する直
線発生器とを含む請求項１記載のパターンデータ発生装
置。
（３）前記メモリ手段は第１、第２のメモリユニットを
有し、第１のメモリユニットを用いてパターンデータの
発生が行なわれ、第２のメモリユニットを用いて上記第
１のメモリユニットで発生されたパターンデータの読み
出しが行なわれる請求項１記載のパターンデータ発生装
置。
（４）データバスと、ｄｘ、ｄｙデータ転送専用の内部ｄｘ−ｄｙバスと、上記データバスからデータを受けて演算を行いその結果
に基づきフラグデータを出力する演算ユニットと、上記演算ユニットから出力されるフラグデータを受けて
論理演算を行ないｄｘ、ｄｙデータを出力する組合せ回
路と、上記演算ユニットによる演算結果を記憶するレジスタ手
段と、特定の命令を受けて上記組合せ回路の出力を上記内部ｄ
ｘ−ｄｙバスに供給し、上記演算ユニットの出力を上記
レジスタ手段に記憶させる手段とを具備したことを特徴
とするプロセッサ。
（５）前記組合せ回路と前記ｄｘ、ｄｙデータ転送専用
の内部ｄｘ−ｄｙバスとの間に設けられるＦＩＦＯ記憶
方式のレジスタを更に具備し、前記演算ユニットで特定
の演算の実行によって発生されるｄｘ、ｄｙデータを上
記ＦＩＦＯ記憶方式のレジスタに一時記憶させてから前
記内部ｄｘ−ｄｙバスに出力する請求項４記載のプロセ
ッサ。
（６）前記内部ｄｘ−ｄｙバスに接続される描画回路と
、外部メモリとを更に具備し、前記内部ｄｘ−ｄｙバス
上のデータを上記描画回路に取り込んで図形を再構成し
、前記外部メモリのアドレス及びデータを生成して前記
外部メモリにグラフィックデータを書き込むように構成
した請求項４記載のプロセッサ。
（７）前記組合せ回路の制御を行なうためのモード設定
回路を更に具備し、前記組合せ回路は複数のモードを有
し、前記モード設定回路のモードビットの値を変えるこ
とにより前記組合せ回路の機能が変化される請求項４記
載のプロセッサ。
（８）データバスと、ｄｘ、ｄｙ専用の出力ポートと、上記データバスからデータを受けて演算を行いその結果
に基づきフラグデータを出力する演算ユニットと、上記演算ユニットから出力されるフラグデータを受けて
演算を行ないｄｘ、ｄｙデータを出力する組合せ回路と
、上記演算ユニットによる演算結果を記憶するレジスタ手
段と、特定の命令を受けて上記組合せ回路の出力を上記ｄｘ、
ｄｙ専用の出力ポートから出力し、上記演算ユニットの
出力を上記レジスタ手段に記憶させる手段とを具備したことを特徴とするプロセッサ。
（９）前記組合せ回路と前記ｄｘ、ｄｙ専用の出力ポー
トとの間に設けられるＦＩＦＯ記憶方式のレジスタを更
に具備し、前記組合せ回路から出力されるｄｘ、ｄｙデ
ータを上記ＦＩＦＯ記憶方式のレジスタに一時記憶して
から前記ｄｘ、ｄｙ専用の出力ポートを介して出力する
請求項８記載のプロセッサ。
（１０）前記組合せ回路の制御を行なうためのモード設
定回路を更に具備し、前記組合せ回路は複数のモードを
有し、前記モード設定回路のモードビットの値を変える
ことにより前記組合せ回路の機能が変化される請求項８
記載のプロセッサ。
（１１）データバス、ｄｘ、ｄｙデータ転送専用の内部
ｄｘ−ｄｙバス、上記データバスからデータを受けて演
算を行い演算結果を出力すると共にその演算結果がマイ
ナスであることを示すサインフラグを出力する演算ユニ
ット、この演算ユニットから出力されるサインフラグを
受けて演算を行ないｄｘ、ｄｙデータを出力する組合せ
回路、上記演算ユニットによる演算結果を記憶するレジ
スタ手段、特定の命令を受けて上記組合せ回路の出力を
上記内部ｄｘ−ｄｙバスに供給し上記演算ユニットの演
算出力を上記レジスタ手段に記憶させる手段を含むプロ
セッサからなり、アウトラインデータをラスタ化し、ラ
スタ化されたアウトラインのデータをそれぞれ＋１、−
１、０のいずれか一つの値をとるｘ、ｙ座標における変
化量ｄｘ、ｄｙとして順次発生するｄｘ、ｄｙ発生手段
と、スキャンライン単位の塗潰し機能を有し、上記ｄｘ
、ｄｙ発生手段で発生され、上記内部ｄｘ−ｄｙバスを
介して転送された変化量ｄｘ、ｄｙを記憶するメモリ手
段とを具備したことを特徴とするパターンデータ発生装置。
（１２）前記ｄｘ、ｄｙ発生手段は、ベジエ曲線データ
を発生するベジエ曲線発生器と、直線データを発生する
直線発生器とを更に具備する請求項１１記載のパターン
データ発生装置。
（１３）前記メモリ手段は、第１、第２のメモリユニッ
トを有し、第１のメモリユニットを用いてパターンデー
タの発生が行なわれ、第２のメモリユニットを用いて上
記第１のメモリユニットで発生されたパターンデータの
読み出しが行なわれる請求項１１記載のパターンデータ
発生装置。
（１４）データバス、ｄｘ、ｄｙデータ専用の出力ポー
ト、上記データバスからデータを受けて演算を行い演算
結果を出力すると共にその演算結果がマイナスであるこ
とを示すサインフラグを出力する演算ユニット、この演
算ユニットから出力されるサインフラグを受けて演算を
行ないｄｘ、ｄｙデータを出力する組合せ回路、上記演
算ユニットによる演算結果を記憶するレジスタ手段、特
定の命令を受けて上記組合せ回路の出力を上記ｄｘ、ｄ
ｙデータ専用の出力ポートから出力させると共に上記演
算ユニットの出力を上記レジスタ手段に記憶させる手段
を含むプロセッサからなり、アウトラインデータをラス
タ化し、ラスタ化されたアウトラインのデータをそれぞ
れ＋１、−１、０のいずれか一つの値をとるｘ、ｙ座標
における変化量ｄｘ、ｄｙとして順次発生するｄｘ、ｄ
ｙ発生手段と、スキャンライン単位の塗潰し機能を有し、上記ｄｘ、ｄ
ｙ発生手段で発生された変化量ｄｘ、ｄｙを記憶するメ
モリ手段とを具備したことを特徴とするパターンデータ発生装置。
（１５）前記ｄｘ、ｄｙ発生手段は、ベジエ曲線データ
を発生するベジエ曲線発生器と、直線データを発生する
直線発生器とを更に具備する請求項１４記載のパターン
データ発生装置。
（１６）前記メモリ手段は、第１、第２のメモリユニッ
トを有し、第１のメモリユニットを用いてパターンデー
タの発生が行なわれ、第２のメモリユニットを用いて上
記第１のメモリユニットで発生されたパターンデータの
読み出しが行なわれる請求項１４記載のパターンデータ
発生装置。