JPS61149989A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61149989A JPS61149989A JP59275553A JP27555384A JPS61149989A JP S61149989 A JPS61149989 A JP S61149989A JP 59275553 A JP59275553 A JP 59275553A JP 27555384 A JP27555384 A JP 27555384A JP S61149989 A JPS61149989 A JP S61149989A
- Authority
- JP
- Japan
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- data
- word line
- shift register
- logic
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- Prior art date
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- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１ワード線分のデータを外部に対しシリアル
、内部セルアレイに対しパラレルに入出力できるシフト
レジスタを備える半導体記憶装置に関し、外部からシリ
アルに入力したデータで各ワード線のデータを内部的に
論理処理して更新しようとするものである。
、内部セルアレイに対しパラレルに入出力できるシフト
レジスタを備える半導体記憶装置に関し、外部からシリ
アルに入力したデータで各ワード線のデータを内部的に
論理処理して更新しようとするものである。
ランダムアクセスメモリ （ＲＡＭ）の一種に、１ワー
ド線分の容量のシフトレジスタを内蔵して、メモリセル
アレイから読出したｌワード線分のデータをパラレルに
取込んでシリアルに外部へ出力できるものがある。この
種のＲＡＭは１ワード線分のデータをＣＲＴディスプレ
イ画面の１水平走査線分のデータに対応させると、該走
査線単位でデータを高速処理できるのでビデオＲＡＭに
好適で、その概略構成を第４図に示す。同図において、
１はビデオＲＡＭ、２は外部の処理装置（ＣＰ Ｕ）、
３はデータバスである。このビデオＲＡＭＩは通常のＲ
ＡＭと同様にメモリセルアレイ１１、ｌ１０（入出力）
ゲート１２、コラムデコーダ１３、ワードデコーダ１４
等を備えるが、この他に１ワード線分のデータをシリア
ル／パラレルに入出力できるシフトレジスタ１５を備え
る点に特長がある。
ド線分の容量のシフトレジスタを内蔵して、メモリセル
アレイから読出したｌワード線分のデータをパラレルに
取込んでシリアルに外部へ出力できるものがある。この
種のＲＡＭは１ワード線分のデータをＣＲＴディスプレ
イ画面の１水平走査線分のデータに対応させると、該走
査線単位でデータを高速処理できるのでビデオＲＡＭに
好適で、その概略構成を第４図に示す。同図において、
１はビデオＲＡＭ、２は外部の処理装置（ＣＰ Ｕ）、
３はデータバスである。このビデオＲＡＭＩは通常のＲ
ＡＭと同様にメモリセルアレイ１１、ｌ１０（入出力）
ゲート１２、コラムデコーダ１３、ワードデコーダ１４
等を備えるが、この他に１ワード線分のデータをシリア
ル／パラレルに入出力できるシフトレジスタ１５を備え
る点に特長がある。
メモリセルアレイ１工は複数本のワード１ｊｌＷＬと複
数本のビット線ＢＬを交叉させて各交叉部にメモリセル
ＭＣをマトリクス状に配列したものである０通常のライ
ト動作ではワードデコーダ１４で選択された１本のワー
ド線ＷＬとコラムデコーダ１３で選択された１本のビッ
ト線ＢＬとの交点のメモリセルＭＣに対し、ＣＰＵ２か
らデータバス３を通してデータが書込まれ、またリード
動作では該セルからのデータがデータバス３を通してＣ
ＰＵ２に読出される。これに対し、シリアルリード動作
ではワードデコーダ１４で選択されたワード線ＷＬ上の
全セルのデータがシフトレジスタ１５に並列転送され、
その後のシフト動作で外部にシリアルに出力される。こ
のとき得られるシリアルデータ出力５ｏｕｔは例えばＣ
ＲＴ （陰極線管）の［水平走査線データに対応するの
で、ワードデコーダ１４によりワード線ＷＬを端から順
番に選択することで、メモリセルアレイｌｌ内の画像デ
ータがその２次元配置を保ってＣＲＴ上に映像化される
。なお、１ワード線上のデータはその各ビットがＣＲＴ
上の各画素を必らずしも構成するのではな（、複数ビッ
トで構成される各画素の一部（１ビツト）となる場合も
ある。これは例えばカラーＣＲＴの場合、１画素につい
ての情報は輝度だけでなく色情報等も含むからである。
数本のビット線ＢＬを交叉させて各交叉部にメモリセル
ＭＣをマトリクス状に配列したものである０通常のライ
ト動作ではワードデコーダ１４で選択された１本のワー
ド線ＷＬとコラムデコーダ１３で選択された１本のビッ
ト線ＢＬとの交点のメモリセルＭＣに対し、ＣＰＵ２か
らデータバス３を通してデータが書込まれ、またリード
動作では該セルからのデータがデータバス３を通してＣ
ＰＵ２に読出される。これに対し、シリアルリード動作
ではワードデコーダ１４で選択されたワード線ＷＬ上の
全セルのデータがシフトレジスタ１５に並列転送され、
その後のシフト動作で外部にシリアルに出力される。こ
のとき得られるシリアルデータ出力５ｏｕｔは例えばＣ
ＲＴ （陰極線管）の［水平走査線データに対応するの
で、ワードデコーダ１４によりワード線ＷＬを端から順
番に選択することで、メモリセルアレイｌｌ内の画像デ
ータがその２次元配置を保ってＣＲＴ上に映像化される
。なお、１ワード線上のデータはその各ビットがＣＲＴ
上の各画素を必らずしも構成するのではな（、複数ビッ
トで構成される各画素の一部（１ビツト）となる場合も
ある。これは例えばカラーＣＲＴの場合、１画素につい
ての情報は輝度だけでなく色情報等も含むからである。
１画素複数ビットの場合は該画素を構成するビット数だ
けＲＡＭＩが用いられ、メモリは３次元構成になる。
けＲＡＭＩが用いられ、メモリは３次元構成になる。
ところで、第４図の構成ではセルアレイ１１内の画像デ
ータを書直す場合、データバス３を経由する通常のアク
セス系によってＣＰＵ２に変更前のデータを読出し、そ
れをＣＰＵＺ内で論理処理して変更し、変更されたデー
タを通常のアクセス系を使って元の場所へ書込むという
一連の動作が必要である。しかしながら、このような読
出して論理処理しまた書込むという動作では時間がかか
る。本発明はこの点を改善しようとするものである。
ータを書直す場合、データバス３を経由する通常のアク
セス系によってＣＰＵ２に変更前のデータを読出し、そ
れをＣＰＵＺ内で論理処理して変更し、変更されたデー
タを通常のアクセス系を使って元の場所へ書込むという
一連の動作が必要である。しかしながら、このような読
出して論理処理しまた書込むという動作では時間がかか
る。本発明はこの点を改善しようとするものである。
ｃ問題点を解決するための手段〕
本発明は、通常のランダムアクセス用のリード、ライト
系の他にシリアルリードのための出力用シフトレジスタ
を備え、シリアルリードではメモリセルアレイから出力
用シフトレジスタにパラレルに読出した１ワード線分の
データを外部に対しシリアルに出力する半導体記憶装置
において、外部からシリアルに入力される１ワード線分
のデータを保持する入力用シフトレジスタと、両シフト
レジスタ内のデータを論理処理する論理処理回路と、該
論理処理回路が実行する論理の内容を指示す解読部とを
設け、該入力用シフトレジスタへの１ワード線分データ
と共に該制御部への論理内容指示オペレーションコード
をシリアルに送り、論理処理回路の前記コードにより指
示された処理の結果として得られる１ワード線分のデー
タを該メモリセルアレイの選択されたワード線のメモリ
セル群にパラレルに書込むようにしてなることを特徴と
するものである。
系の他にシリアルリードのための出力用シフトレジスタ
を備え、シリアルリードではメモリセルアレイから出力
用シフトレジスタにパラレルに読出した１ワード線分の
データを外部に対しシリアルに出力する半導体記憶装置
において、外部からシリアルに入力される１ワード線分
のデータを保持する入力用シフトレジスタと、両シフト
レジスタ内のデータを論理処理する論理処理回路と、該
論理処理回路が実行する論理の内容を指示す解読部とを
設け、該入力用シフトレジスタへの１ワード線分データ
と共に該制御部への論理内容指示オペレーションコード
をシリアルに送り、論理処理回路の前記コードにより指
示された処理の結果として得られる１ワード線分のデー
タを該メモリセルアレイの選択されたワード線のメモリ
セル群にパラレルに書込むようにしてなることを特徴と
するものである。
外部から入力されるシリアルデータを１ワード線分保持
する入力用シフトレジスタと、該入力用シフトレジスタ
の内容とメモリセルアレイから読出した出力用シフトレ
ジスタの内容とを論理処理する回路と、該論理処理回路
が実行する論理の内容を指示する制御部をメモリ側に設
け、入力用シフトレジスタへの１ワード線分データと共
に制御部への制御データをシリアルに送り、該制御デー
タに従って制御部に論理内容を指示させ、該指示を受け
た論理処理回路の処理結果として得られる１ワード線分
の新データをメモリセルアレイにワード線単位でパラレ
ルに書込むというシリアルライトモードを設定すると、
外部へ読出してまた書込むという手間が省け、処理時間
は著しく短縮される。また１ワード線分データ及び制御
データは外部よりシリアルに入力するので端子は１つで
済み、端子数に制限を受ける集積回路チップにおいては
非常に有効である。またこの事はＣＰＵ側でも制御デー
タを出力するための出力端子を必要とせず、標準のＣＰ
Ｕが使用できるという利点もある。以下、図示の実施例
を参照しながらこれを詳細に説明する。
する入力用シフトレジスタと、該入力用シフトレジスタ
の内容とメモリセルアレイから読出した出力用シフトレ
ジスタの内容とを論理処理する回路と、該論理処理回路
が実行する論理の内容を指示する制御部をメモリ側に設
け、入力用シフトレジスタへの１ワード線分データと共
に制御部への制御データをシリアルに送り、該制御デー
タに従って制御部に論理内容を指示させ、該指示を受け
た論理処理回路の処理結果として得られる１ワード線分
の新データをメモリセルアレイにワード線単位でパラレ
ルに書込むというシリアルライトモードを設定すると、
外部へ読出してまた書込むという手間が省け、処理時間
は著しく短縮される。また１ワード線分データ及び制御
データは外部よりシリアルに入力するので端子は１つで
済み、端子数に制限を受ける集積回路チップにおいては
非常に有効である。またこの事はＣＰＵ側でも制御デー
タを出力するための出力端子を必要とせず、標準のＣＰ
Ｕが使用できるという利点もある。以下、図示の実施例
を参照しながらこれを詳細に説明する。
第１図は本発明の一実施例を示すブロック図で、１６は
入力用シフトレジスタ、１７は論理処理回路、１８はオ
ペレーションコード（ＯＰと略ス）の解読部、１９はシ
リアルデータＳｉｎの入力端子、４はＣＰＵ２からビデ
オＲＡＭＩへのシリアルデータＳｉｎの転送線である。
入力用シフトレジスタ、１７は論理処理回路、１８はオ
ペレーションコード（ＯＰと略ス）の解読部、１９はシ
リアルデータＳｉｎの入力端子、４はＣＰＵ２からビデ
オＲＡＭＩへのシリアルデータＳｉｎの転送線である。
この他は第４図と同じ構成であるので、同一符号を付し
詳細な説明は省略する。
詳細な説明は省略する。
入力用シフトレジスタ１６は１ワード線分のシリアルデ
ータＳｉｎを保持する。論理処理回路１７はシフトレジ
スタ１５．１６内のデータを論理処理し、■ワード線分
の新データを作成する。論理処理回路１７はＡＮＤ、Ｏ
Ｒ，・・・・・・のような各種論理機能を備え、いずれ
の論理処理をするかが解読部１８の出力で選択される。
ータＳｉｎを保持する。論理処理回路１７はシフトレジ
スタ１５．１６内のデータを論理処理し、■ワード線分
の新データを作成する。論理処理回路１７はＡＮＤ、Ｏ
Ｒ，・・・・・・のような各種論理機能を備え、いずれ
の論理処理をするかが解読部１８の出力で選択される。
いずれの論理処理をするかを指定するのがオペレーショ
ンコードＯＰで、これらは入力用シフトレジスタへの１
ワード線分データと共にＣＰＵ２より転送線４を通して
シリアルに送られ、解読部１８のレジスタに取込まれ、
そのデコーダでデコードされて論理処理回路１７へ入力
される。論理処理の内容または種類の数がｎとすれば、
論理処理回路１７と解読部１８との間は例えばｎ本の信
号線で結ばれ、そのいずれの線がＨ（ハイ）レベルかに
より回路１７で行なうべき論理処理内容が指示される。
ンコードＯＰで、これらは入力用シフトレジスタへの１
ワード線分データと共にＣＰＵ２より転送線４を通して
シリアルに送られ、解読部１８のレジスタに取込まれ、
そのデコーダでデコードされて論理処理回路１７へ入力
される。論理処理の内容または種類の数がｎとすれば、
論理処理回路１７と解読部１８との間は例えばｎ本の信
号線で結ばれ、そのいずれの線がＨ（ハイ）レベルかに
より回路１７で行なうべき論理処理内容が指示される。
入力用シフトレジスタへ与える１ワード線分のデータは
、セルアレイ１１が格納する画像データに対して施すべ
き論理処理に応じて定まる。例えば論理処理がオア論理
であれば、入力用シフトレジスタに新しい画像データを
与えると、そのオア論理をとった結果は新旧両画像の重
ね合せになる。
、セルアレイ１１が格納する画像データに対して施すべ
き論理処理に応じて定まる。例えば論理処理がオア論理
であれば、入力用シフトレジスタに新しい画像データを
与えると、そのオア論理をとった結果は新旧両画像の重
ね合せになる。
セルアレイに格納されている画像データが青線データで
あり、これを赤線に変える場合は論理処理回路１７は青
線データを検出してこれを青線データに変更する回路に
なり、入力用シフトレジスタ１６に与えるデータはか−
る処理をワード線のどの部分で実行するかを指示するマ
スクデータなどになる。
あり、これを赤線に変える場合は論理処理回路１７は青
線データを検出してこれを青線データに変更する回路に
なり、入力用シフトレジスタ１６に与えるデータはか−
る処理をワード線のどの部分で実行するかを指示するマ
スクデータなどになる。
画像がカラーの場合１画素は少なく共Ｒ，Ｇ。
Ｂの３ビツトからなり、モノクロでも濃淡があるなら複
数ビットになる。これはセルアレイ１１およびレジスタ
１５．１６、論理処理回路１７を、１画素のビット数だ
け設けることにより対処できる。第２図は１画素を８ビ
ツトで表わす場合の要部詳細図で、論理処理回路１７は
シフトレジスタ１５．１６の８ビツトを区切りとして処
理する処理ブロック１７Ａの集合である。シリアルデー
タＳｉｎは例えば第３図に示す配列を有し、初めの８ビ
ツト（第Ｏ〜第７）がオペレーティングビット（オペレ
ーティングコード）である。このオペレーティングビッ
トは前半４ビツト（第０〜第３）と後半４ビツト（第４
〜第７）がそれぞれ１６進表示の０〜Ｆまでの値をとり
、例えば次の様な指示内容を有する。
数ビットになる。これはセルアレイ１１およびレジスタ
１５．１６、論理処理回路１７を、１画素のビット数だ
け設けることにより対処できる。第２図は１画素を８ビ
ツトで表わす場合の要部詳細図で、論理処理回路１７は
シフトレジスタ１５．１６の８ビツトを区切りとして処
理する処理ブロック１７Ａの集合である。シリアルデー
タＳｉｎは例えば第３図に示す配列を有し、初めの８ビ
ツト（第Ｏ〜第７）がオペレーティングビット（オペレ
ーティングコード）である。このオペレーティングビッ
トは前半４ビツト（第０〜第３）と後半４ビツト（第４
〜第７）がそれぞれ１６進表示の０〜Ｆまでの値をとり
、例えば次の様な指示内容を有する。
表 １
このオペレーティングビットの後には１ワード線分のデ
ータピントが続き、第８〜第１５．第１６〜第２３．・
・・・・・のように８ビツトずつが１画素に対応する。
ータピントが続き、第８〜第１５．第１６〜第２３．・
・・・・・のように８ビツトずつが１画素に対応する。
このようにオペレーティングビットをデータビットと同
じシリアルデータ系列に含ませることにより、入力端子
１９をデータと共用でき、外部端子数を増加させずに済
む。
じシリアルデータ系列に含ませることにより、入力端子
１９をデータと共用でき、外部端子数を増加させずに済
む。
本例のビデオＲＡＭも第４図と同様にデータバス３を用
いる通常のリード、ライトモードと、出力用シフトレジ
スタ１５を利用したシリアルリードモードを有するが、
入力用シフトレジスタ１６へのシリアルライトモードも
ある。このシリアルライトモードではＣＰＵ２はデータ
転送線４を経由して例えば第３図フォーマットのシリア
ルデータＳｉｎを転送する。このシリアルデータＳｉｎ
の先頭８ビツト（オペレーティングコード）はＯＰ解読
部１８で解読され、その出力で論理処理回路１７の処理
内容が表１に従い選択される。シリアルデータＳｉｎの
データビットは１ワード線分がシフトレジスタ１６に取
込まれる（オペレーティングコードは自動的にシフトア
ウトされる）。論理処理回路１７はシフトレジスタ１６
にデータビットが１ワード線分入力するのを待って処理
を開始する。そして、この処理結果として得られる１ワ
ード線分の新データをパラレルにメモリセルアレイ１１
の被選択ワード線に連なるメモリセル群に書込むように
制御する。書込み先のワード線がシフトレジスタ１５に
データを読出したワード線であれば画像データの更新で
あり、次のワード線であればそれに画面スクロールが加
わる。メモリセルへの書込みはシフトレジスタ１５とメ
モリセルアレイ１１の間には並列転送路があるので、処
理結果の新データは一旦シフトレジスタ１５に書込んで
からメモリセルアレイ１１の対応するワード線に書込む
手順になる。
いる通常のリード、ライトモードと、出力用シフトレジ
スタ１５を利用したシリアルリードモードを有するが、
入力用シフトレジスタ１６へのシリアルライトモードも
ある。このシリアルライトモードではＣＰＵ２はデータ
転送線４を経由して例えば第３図フォーマットのシリア
ルデータＳｉｎを転送する。このシリアルデータＳｉｎ
の先頭８ビツト（オペレーティングコード）はＯＰ解読
部１８で解読され、その出力で論理処理回路１７の処理
内容が表１に従い選択される。シリアルデータＳｉｎの
データビットは１ワード線分がシフトレジスタ１６に取
込まれる（オペレーティングコードは自動的にシフトア
ウトされる）。論理処理回路１７はシフトレジスタ１６
にデータビットが１ワード線分入力するのを待って処理
を開始する。そして、この処理結果として得られる１ワ
ード線分の新データをパラレルにメモリセルアレイ１１
の被選択ワード線に連なるメモリセル群に書込むように
制御する。書込み先のワード線がシフトレジスタ１５に
データを読出したワード線であれば画像データの更新で
あり、次のワード線であればそれに画面スクロールが加
わる。メモリセルへの書込みはシフトレジスタ１５とメ
モリセルアレイ１１の間には並列転送路があるので、処
理結果の新データは一旦シフトレジスタ１５に書込んで
からメモリセルアレイ１１の対応するワード線に書込む
手順になる。
なお、セルアレイｌから出力用シフトレジスタ１５への
データ読出しはせず（従ってレジスタ１５の内容はオー
ルＯ）、論理処理回路１７ではオアをとって書込みを行
なうと、セルアレイは入力用シフトレジスタ１６へ与え
たデータに書換えられることになり、高速書込みが可能
である。
データ読出しはせず（従ってレジスタ１５の内容はオー
ルＯ）、論理処理回路１７ではオアをとって書込みを行
なうと、セルアレイは入力用シフトレジスタ１６へ与え
たデータに書換えられることになり、高速書込みが可能
である。
以上述べたように本発明によれば、ＲＡＭ内のデータを
ワード線単位で内部的に高速！換えすることができ、ま
た入力するデータはシリアル転送なのでチップの端子数
を増大させないという利点が得られる。
ワード線単位で内部的に高速！換えすることができ、ま
た入力するデータはシリアル転送なのでチップの端子数
を増大させないという利点が得られる。
第１図は本発明の一実施例を示すブロック図、第２図は
その要部詳細図、第３図はシリアルデータの説明図、第
４図は従来のビデオＲＡＭの概略ブロック図である。 図中、１１はメモリセルアレイ、１５は出力用シフトレ
ジスタ、１６は入力用シフトレジスタ、１７は論理処理
回路、１８はオペレーションコード解読部、１９はシリ
アルデータ入力端子である。
その要部詳細図、第３図はシリアルデータの説明図、第
４図は従来のビデオＲＡＭの概略ブロック図である。 図中、１１はメモリセルアレイ、１５は出力用シフトレ
ジスタ、１６は入力用シフトレジスタ、１７は論理処理
回路、１８はオペレーションコード解読部、１９はシリ
アルデータ入力端子である。
Claims (1)
- ランダムアクセス用のリード、ライト系の他にシリアル
リードのための出力用シフトレジスタを備え、シリアル
リードではメモリセルアレイから出力用シフトレジスタ
にパラレルに読出した１ワード線分のデータを外部に対
しシリアルに出力する半導体記憶装置において、外部か
らシリアルに入力される１ワード線分のデータを保持す
る入力用シフトレジスタと、両シフトレジスタ内のデー
タを論理処理する論理処理回路と、該論理処理回路が実
行する論理の内容を指示す解読部とを設け、該入力用シ
フトレジスタへの１ワード線分データと共に該制御部へ
の論理内容指示オペレーションコードをシリアルに送り
、論理処理回路の前記コードにより指示された処理の結
果として得られる１ワード線分のデータを該メモリセル
アレイの選択されたワード線のメモリセル群にパラレル
に書込むようにしてなることを特徴とする半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275553A JPS61149989A (ja) | 1984-12-25 | 1984-12-25 | 半導体記憶装置 |
| US06/798,284 US4745577A (en) | 1984-11-20 | 1985-11-15 | Semiconductor memory device with shift registers for high speed reading and writing |
| KR1019850008672A KR900000632B1 (ko) | 1984-11-20 | 1985-11-20 | 고속읽기 및 쓰기용 시프트레지스터를 갖춘 반도체 메모리장치 |
| EP85402246A EP0182719B1 (en) | 1984-11-20 | 1985-11-20 | Semiconductor memory device with shift registers for high speed reading and writing |
| DE8585402246T DE3584352D1 (de) | 1984-11-20 | 1985-11-20 | Halbleiterspeicher mit schieberegistern fuer schnelles lesen und schreiben. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275553A JPS61149989A (ja) | 1984-12-25 | 1984-12-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61149989A true JPS61149989A (ja) | 1986-07-08 |
| JPH0346833B2 JPH0346833B2 (ja) | 1991-07-17 |
Family
ID=17557050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275553A Granted JPS61149989A (ja) | 1984-11-20 | 1984-12-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61149989A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264381A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
| US6278644B1 (en) | 1999-09-06 | 2001-08-21 | Oki Electric Industry Co., Ltd. | Serial access memory having data registers shared in units of a plurality of columns |
| JP5989281B1 (ja) * | 2013-08-30 | 2016-09-07 | マイクロン テクノロジー， インク． | 独立にアドレス指定可能なメモリアレイアドレス空間 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5716486A (en) * | 1980-04-19 | 1982-01-27 | Ibm | Graphic information memory and display device |
-
1984
- 1984-12-25 JP JP59275553A patent/JPS61149989A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5716486A (en) * | 1980-04-19 | 1982-01-27 | Ibm | Graphic information memory and display device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264381A (ja) * | 1985-05-20 | 1986-11-22 | 株式会社日立製作所 | 記憶回路 |
| US6278644B1 (en) | 1999-09-06 | 2001-08-21 | Oki Electric Industry Co., Ltd. | Serial access memory having data registers shared in units of a plurality of columns |
| JP5989281B1 (ja) * | 2013-08-30 | 2016-09-07 | マイクロン テクノロジー， インク． | 独立にアドレス指定可能なメモリアレイアドレス空間 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346833B2 (ja) | 1991-07-17 |
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