JPS60173587A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技監分夏 この発明は、ＣＲＴやＬＣＤ等のような大容量の表示装
置が接続される、オフィスコンピュータやパーソナルコ
ンピュータ、ワードプロセッサその他各種のデータ処理
装置に係り、特に画面用メモリとして１個のイメージメ
モリを備え表示装置を使用するシステムにおいて、グラ
フ等のイメージデータと文字のパターンデータとの二重
書きを可能にすることにより、ハードウェアを節減した
データ処理装置に関する。

兜来技拵 従来から、オフィスコンピュータやパーソナルコンピュ
ータ等のデータ処理装置では、大容量の画面用メモリと
してイメージメモリ、すなわち画素単位のデータが書込
まれるスクリーンメモリを備えたＣＲＴ等の表示装置が
接続されている。

このようなデータ処理装置において、グラフのような図
形と、それを説明するための文字とからなるデータを作
成・表示したいときには、一般に複数個のイメージメモ
リを使用している。

第１図は、グラフと文字とから構成された、表示したい
画面の一例を示す。図面のＡ−Ｄは、グラフ内に記入さ
れた文字である。

この第１図の表示例は円グラフの一例で、実際には完全
な円形で表示される場合であるが、ここでは部分Ａ−Ｃ
と部分りとの関係が明確であるように、二つの図形部分
をやや離した状態で示してパ二Ｌ！２［ｆｉｉｌｌ：ｌ
：１．、よ。７”−９％Ｍや、、。８４，６第１と第２
のイメージメモリのデータと、この２つのメモリのデー
タがオア処理によって合成されるデータを示す図である
。図面において、■は文字のパターンデータが格納され
る第１のイメージメモリ、２はグラフ等のイメージデー
タが格納される第２のイメージメモリを示す。

すでに説明したように、第１図のようなグラフの「絵」
と「文字」を同一の表示画面上に表示するためには、「
絵」のイメージデータと［文字」のパターンデータを、
２個のイメージメモリへそれぞれ別個に格納する。

すなわち、第２図に示すように、「絵」専用の第２のイ
メージメモリ２と、ｒ文字データ」専用の第１のイメー
ジメモリｌとの２個のメモリを使用して、表示読出し時
に、これらの２個のメモリのデータをオア処理によって
合成し、合成されたデータにより第１図のような画面表
示を行う。

第３図は、従来から使用されているイメージデータと文
字データとの合成表示機能を有する表示−装置が接続さ
れたデータ処理装置の要部構成を示す機能ブロック図で
ある。図面において、１と２は第２図と同様な第１と第
２のイメージメモリであり、また、３はホストＣＰＵ、
４は表示コントロール部、５はオアゲート回路、６はＰ
／Ｓ　（パラレル→シリアル）変換回路、７はＣＲ＆ｒ
表示ユニットを示す。

第４図は、第３図に示したデータ処理装置における合成
表示の動作を説明するためのフローチャートの一例であ
る。

従来のデータ処゛理装置における合成表示の処理につい
て、第１図から第４図を参照しながら、説明する。

まず、第３図のホストＣＰＵ３から表示コントロール部
４へ、アドレス信号と表示データとを、順次送出する。

このデータの送出は、バイトあるいはワードのような単
位で行われる。

表示コントロール部４は、第４図のフローに示３− すように、ホストＣＰＵ３から与えられた文字のパター
ンデータを、文字用の第１のイメージメモリ１の指示さ
れたアドレスへ書込む。したがって、第１のイメージメ
モリ１には、第２図に示すような文字データが書込まれ
ることになる。

次に、表示コントロール部４は、グラフのイメージデー
タを、イメージデータ用の第２のメモリ２へ書込む。こ
の場合には、第２めイメージメモリ２には、同じく第２
図に示すようなグラフのイメージデータが書込まれる。

このような動作によって、第１のイメージメモリｌと第
２のイメージメモリ２へ、それぞれ表示に必要な文字と
イメージのデータが書込まれる。

データの書込みが終了すると、この第１と第２のイメー
ジメモリ１と２に書込まれたデータを画面上ｔ；表示す
るために、表示コントロール部４は。

ホストＣＰＵ３からの指示によって、第１と第２のイメ
ージメモリ１と２から、例えば８ビツトの並列データと
して、順次読出す。

読出されたデータは、オアゲート回路５でオア＝４＝ 処理され、次のＰ／Ｓ変換回路６により、８ビツトの並
列データから直列データに変換されて、ＣＲＴ表示ユニ
ット７へ送出される。

そのため、ＣＲＴの画面上には、第１図に示したように
、「絵」とｆ文字」とが同一画面上で合成された表示が
得られる。

しかし、このような従来の方法による合成表示処理を行
うデータ処理装置では、大容量のイメージメモリブロッ
クを含むバードウェアの量が増加するので、必然的に大
形化する上に、コスト面からも不利である。

なお、別の合成表示方法としては、このような２個のイ
メージメモリのデータをオア処理する代りに、マスキン
グレジスタを使用して、合成表示する方法も考えられる
。

ところが、この合成表示方法では、マスキングレジスタ
へのセット操作が必要であるだけでなく、レジスタその
ものも増加するので、必ずしも満足なハードウェアの節
減とはならない。また、そのための処理操作も複雑化す
る、という問題が残る。

このように、イメージデータと文字データとを合成して
表示したり、あるいはマスク処理する従来のデータ処理
装置では、いずれもハードウェアが多くなり、コストア
ップになる、という不都合があった。

ｌ−一町 そこで、この発明のデータ処理装置では、「絵」と「文
字」とからなるデータの作成機能を有する従来のデータ
処理装置におけるこのような不都合を解決し、１個のイ
メージメモリを使用するだけで、文字データとイメージ
データとの合成データが簡単に得られるようにして、ハ
ードウェアを減少させることにより、大幅なコストダウ
ンを可能にすることを目的とする。

講□−−戒。

そのために、この発明のデータ処理装置においては、イ
メージメモリを有する表示装置が接続されたデータ処理
装置において、１個のイメージメモリへ書込まれる表示
データが同時に入力され、かつ、イメージメモリへの１
回目のデータの書込み時には、全ビットのデータの書込
みを可能にし、２回目の書込み時には、書込みデータが
ＬＬ　、１　＄１であるビットのみの書込みを可能にす
る制御手段を設けることにより、１個のイメージメモリ
を使用するだけで、グラフ等のイメージデータと、文字
等のパターンデータとの重ね書きが行えるようにしてい
る。

次に、この発明のデータ処理装置について、図面を参照
しながら、その一実施例を詳細に説明する。

第５図は、この発明のデータ処理装置の一実施例の要部
構成を示す機能ブロック図である。図面における符号は
第３図と同様であり、また、８はイメージメモリ、９は
ゲート回路、１０はフリップフロップ（Ｆ／Ｆ）回路、
Ｃ８はゲート回路９から出力されるチップセレクト信号
を示す。

この第５図に示されるこの発明のデータ処理装置を、従
来のデータ処理装置を示す先の第３図と比較すれば明ら
かなように、第５図のデータ処理装置では、第３図の第
１と第２のイメージメモリ＝７＝ １と２の代りに、１個のイメージメモリ８だけが設けら
れており、また、ゲート回路９と、フリップフロップ回
路ＩＯとが付加されている。

この第５図のイメージメモリ８は、データが８ビツト構
成の場合を示しており、この発明のデータ処理装置の理
解を容易にするために、縦方向に長いメモリを使用する
ようにしている。すなわち、この８ビツト構成のときは
、各１ビツトの縦方向に長い形状のメモリ部（１〜８）
が８個配列され、１つのアドレスを指定すると、それぞ
れのメモリ部（１〜８）から１ビツトずつの８ビット単
位のデータが、パラレルに読出され、あるいは、書込ま
れることになる。

このイメージメモリ８は、アクセス（読み／書き）を可
能にするために、そのチップセレクト端子をゲート回路
９へ接続している。

このゲート回路９、およびフリップフロップ回路ＩＯは
、イメージメモリ８への１回目のデータの書込み時には
、全ビットのデータの書込みを可能にし、２回目の書込
み時には、書込みデータが８− ｒｅ　１　ｕであるビットのみの書込みを可能にする制
御手段を構成する。

フリップフロップ回路１０は、１回目のデータの書込み
時には、ホストＣＰＵ３からの信号によりオフ状態にさ
れるので、その出力少は′１″′となり、グー１−回路
９をオフ状態に保持する。そのため、ゲート回路９から
のチップセレクト信号Ｃ８は、全ビットの書込みが可能
な出力となる。

これに対して、２回目の書込み時には、フリップフロッ
プ回路１０がオン状態にされて、ゲート回路９をオンに
する。この制御は、ホストＣＰＵ３からの命令で行われ
る。

その結果、ゲート回路９からイメージメモリ８の各チッ
プセレクト端子へ与えられるチップセレクト信号Ｃ８は
、表示データと同じデータが供給されることになり、表
示データが′１″のビットだけがチップセレクトされ、
表示データが１１０　ｒｔのビットはチップセレクトさ
れない状態になる。

したがって、２回目の書込み時には、チップセレクトさ
れた位置のビットだけが書替えられることになる。

第６図は、この発明のデータ処理装置におけるイメージ
メモリ８のデータの一例を示す図である。

図面における符号は第２図と同様である。

次の第７図は、第５図に示したこの発明のデータ処理装
置における表示制御の動作を説明するためのフローチャ
ートの一例である。

この第７図のフローを参照しながら、第５図に示したこ
の発明のデータ処理装置におけるグラフと文字との合成
データの作成動作を説明する。

イメージメモリ８へのデータの書込み時には、ホストＣ
ＰＵ３から表示コントロール部４を介して、アドレス信
号と表示データとが与えられる。

まず、１回目のデータの書込み時、すなわち文字データ
の書込み時には、表示コントロール部４によって、文字
データがイメージメモリ８に書込まれる。

この１回目の書込み時には、ゲート回路９はオフ状態に
保持されているので、チップセレクト信号Ｃ８は、全ビ
ットが同時にオンになる。

次の２回目の書込み時には、フリップフロップ回路１０
の出力Ｑによってゲート回路９がオン状態となり、また
、表示コントロール部４からイメージメモリ８へは、通
常どおりの書込みデータが供給されているので、表示デ
ータがｒｒ　１　ｒｒのビットだけの書込みが行われ、
１１０１１のビットの書込みは行われない。

したがって、イメージメモリ８では、先に書込まれてい
たデータはそのままで、次に書こうとするデータのｕ　
１　ｔｐの表示部分に対応するビットのみが書替えられ
る。

すなわち、イメージメモリ８には、第６図に示すような
、文字データとグラフデータとが合成されたデータが記
憶されることになる。このイメージメモリ８に書込まれ
たデータは、先に第１図に示した表示したい画面と同様
な、文字とグラフの合成データである。

このような動作によってイメージメモリ８に書込まれた
データは、従来の１個のイメージメモリを備えたデータ
表示装置における表示読出しと同１１一 様な方法で、イメージメモリ８から順次読出されて、Ｃ
ＲＴ表示ユニット７へ送出され、第１図の表示例のよう
な画面で表示される。

なお、以上の実施例では、先に文字データの書込みを行
い、後でイメージデータの書込みを行う場合について説
明したが、データの書込み順序は、どちらを先に書込ん
でもよいことは明らかであり、必ずしも文字データを先
に書込む必要はない。

以上に詳細に説明したとおり、この発明のデータ処理装
置では、イメージメモリを有する表示装置が接続された
データ処理装置において、１個のイメージメモリへ書込
まれる表示データが同時に入力され、かつ、イメージメ
モリへの１回目のデータの書込み時には、全ビットのデ
ータの書込みを可能にし、２回目の書込み時には、書込
みデータがＩＩ　Ｉ　ＩＩであるビットのみの書込みを
可能にする制御手段を設けている。

羞−一来 したがって、この発明のデータ処理装置によれば、１個
のイメージメモリを使用するだけで、グ１２− ラフ等のイメージデータと、文字等のパターンデータと
の合成データの書込みを簡単に行うことができ、また、
表示読出しの制御も、１個のイメージメモリから読出す
だけでよいから、極めて簡略化される。

さらに、イメージメモリブロックを含むハードウェアが
減少されるので、大幅なコストダウンも可能になる、等
の多くの優れた効果が得られる。

【図面の簡単な説明】

第１図はグラフと文字とから構成された、表示したい画
面の一例、第２図は従来のデータ処理装置における第１
と第２のイメージメモリのデータと、この２つのメモリ
のデータがオア処理によって合成されるデータを示す図
、第３図は従来から使用されているイメージデータと文
字データとの合成表示機能を有する表示装置が接続され
たデータ処理装置の要部構成を示す機能ブロック図、第
４図は第３図に示したデータ処理装置における合成表示
の動作を説明するためのフローチャートの一例、第５図
はこの発明のデータ処理装置の−実施例の要部構成を示
す機能ブロック図、第６図はこの発明のデータ処理装置
におけるイメージメモリ８のデータの一例を示す図、第
７図は第５図に示したこの発明のデータ処理装置におけ
る表示制御の動作を説明するためのフローチャートの一
例である。 図面において、■は第１のイメージメモリ、２は第２の
イメージメモリ、３はホストＣＰＵ、４は表示コントロ
ール部、５はオアゲート回路、６はＰ／Ｓ変換回路、７
はＣＲＴ表示ユニット、８はイメージメモリ、９はゲー
ト回路、１０はフリップフロップ回路を示す。

Claims (1)

【特許請求の範囲】
1. イメージメモリを有する表示装置が接続されたデータ処
   理装置において、１個のイメージメモリへ書込まれる表
   示データが同時に入力され、かつ、前記イメージメモリ
   への１回目のデアりの書込み時には、全ビットのデータ
   の書込みを、可能にし、２回目の書込み時には、書込み
   データが“１″であるビットのみの書込みを可能にする
   制御手段を設けたことを特徴とするデータ処理装置。