JP2833902B2 - ビットマップ表示装置の表示アトリビュート制御回路 - Google Patents
ビットマップ表示装置の表示アトリビュート制御回路Info
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- JP2833902B2 JP2833902B2 JP4016154A JP1615492A JP2833902B2 JP 2833902 B2 JP2833902 B2 JP 2833902B2 JP 4016154 A JP4016154 A JP 4016154A JP 1615492 A JP1615492 A JP 1615492A JP 2833902 B2 JP2833902 B2 JP 2833902B2
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- Controls And Circuits For Display Device (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、ビットマップ表示装置
に関し、特にドット単位の表示アトリビュート制御がで
きる表示アトリビュート制御回路に関するものである。
に関し、特にドット単位の表示アトリビュート制御がで
きる表示アトリビュート制御回路に関するものである。
【０００２】
【従来の技術】情報処理装置を用いた画像処理装置にビ
ットマップ表示装置が従来よりあるが、このビットマッ
プ表示装置は、複雑な図形等を表示したり、マルチウィ
ンドウシステムに於けるマルチウィンドウ表示の実現等
に使用される。その概略構成は、ディスプレイ画面上の
全ての点を記憶するフレームバッファを持っており、一
点毎にビットのオン／オフを制御して、画面表示をドッ
ト単位で扱えるようにした表示装置である。この従来か
らあるビットマップ表示装置に備えられた画面表示を制
御するための表示アトリビュート制御回路の一例を図６
に示す。この図６に示すように、表示アトリビュート制
御回路は、表示データを記憶するフレームバッファであ
る表示メモリ１と、指定されたアトリビュートに表示デ
ータを加工するアトリビュート制御部２と、表示アドレ
スをデコードするデコーダ３１と、アトリビュートを設
定するアドレス範囲を記憶しておくレジスタ４１と、設
定アトリビュートを記憶しておくアトリビュート設定部
５１と、デコーダ３１とレジスタ４１の出力によりアト
リビュート設定の範囲を指定するアトリビュート範囲指
定部６とから構成されている。
ットマップ表示装置が従来よりあるが、このビットマッ
プ表示装置は、複雑な図形等を表示したり、マルチウィ
ンドウシステムに於けるマルチウィンドウ表示の実現等
に使用される。その概略構成は、ディスプレイ画面上の
全ての点を記憶するフレームバッファを持っており、一
点毎にビットのオン／オフを制御して、画面表示をドッ
ト単位で扱えるようにした表示装置である。この従来か
らあるビットマップ表示装置に備えられた画面表示を制
御するための表示アトリビュート制御回路の一例を図６
に示す。この図６に示すように、表示アトリビュート制
御回路は、表示データを記憶するフレームバッファであ
る表示メモリ１と、指定されたアトリビュートに表示デ
ータを加工するアトリビュート制御部２と、表示アドレ
スをデコードするデコーダ３１と、アトリビュートを設
定するアドレス範囲を記憶しておくレジスタ４１と、設
定アトリビュートを記憶しておくアトリビュート設定部
５１と、デコーダ３１とレジスタ４１の出力によりアト
リビュート設定の範囲を指定するアトリビュート範囲指
定部６とから構成されている。
【０００３】以上に示すような従来のビットマップ表示
装置に於ける表示アトリビュート制御回路は、アトリビ
ュートの設定と、アトリビュート表示とをするデコーダ
３１のアドレス範囲を設定することにより、ある特定範
囲をアトリビュート表示する方式である。
装置に於ける表示アトリビュート制御回路は、アトリビ
ュートの設定と、アトリビュート表示とをするデコーダ
３１のアドレス範囲を設定することにより、ある特定範
囲をアトリビュート表示する方式である。
【０００４】
【発明が解決しようとする課題】上述した従来のビット
マップ表示装置に於ける表示アトリビュート制御回路
は、ビット単位のアトリビュート制御のため、メモリ等
のハードウェア装置が増加する問題がある。
マップ表示装置に於ける表示アトリビュート制御回路
は、ビット単位のアトリビュート制御のため、メモリ等
のハードウェア装置が増加する問題がある。
【０００５】そこで本発明は、このような従来の問題点
を除去して、小規模なハードウェアにて表示アトリビュ
ート制御を可能とするビットマップ表示装置の表示アト
リビュート制御回路を提供することにある。
を除去して、小規模なハードウェアにて表示アトリビュ
ート制御を可能とするビットマップ表示装置の表示アト
リビュート制御回路を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の本発明の解決手段は、表示アトリビュート制御信号に
基づいて前記フレームバッファから入力される表示デー
タを、ディスプレイ画面表示のアトリビュートを制御す
るように、所定の処理を行って出力するアトリビュート
制御部を備えるビットマップ表示装置の表示アトリビュ
ート制御回路において、前記ディスプレイ画面とビット
対応したメモリの同一アドレスに、表示データ及び表示
アトリビュート設定ビットとをビット列として読み書き
できるように記憶するフレームバッファと、設定された
前記表示アトリビュート設定ビットにより、表示アトリ
ビュートの種別を選択し、表示アトリビュート制御信号
を前記アトリビュート制御部へ出力するアトリビュート
セレクタとを備えたことを特徴とする。
の本発明の解決手段は、表示アトリビュート制御信号に
基づいて前記フレームバッファから入力される表示デー
タを、ディスプレイ画面表示のアトリビュートを制御す
るように、所定の処理を行って出力するアトリビュート
制御部を備えるビットマップ表示装置の表示アトリビュ
ート制御回路において、前記ディスプレイ画面とビット
対応したメモリの同一アドレスに、表示データ及び表示
アトリビュート設定ビットとをビット列として読み書き
できるように記憶するフレームバッファと、設定された
前記表示アトリビュート設定ビットにより、表示アトリ
ビュートの種別を選択し、表示アトリビュート制御信号
を前記アトリビュート制御部へ出力するアトリビュート
セレクタとを備えたことを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照しつつ以下
に説明する。図１は本発明の構成ブロック図である。こ
の図１において、メモリ内の同じアドレスに表示データ
２０１及び表示アトリビュート設定ビット２００を記憶
する表示メモリ１は、表示アトリビュート設定ビット２
００に従って表示データ２０１を加工するアトリビュー
ト制御部２と、表示アトリビュート設定ビット２００に
より表示アトリビュート２３０の種類を決定するアトリ
ビュートセレクタ３とに接続されている。このアトリビ
ュートセレクタ３は、さらにアトリビュート制御部２へ
表示アトリビュート制御信号７を出力する様に接続され
ている。そして、表示メモリ１内のデータを構成するビ
ット列の特定ビットを表示アトリビュート制御用の設定
ビット（ビット１５，ビット１４）として割り付け、そ
の組合わせにより表示アトリビュートを選択し、表示デ
ータ２０１を操作してモニタ出力を行う回路となってい
る。
に説明する。図１は本発明の構成ブロック図である。こ
の図１において、メモリ内の同じアドレスに表示データ
２０１及び表示アトリビュート設定ビット２００を記憶
する表示メモリ１は、表示アトリビュート設定ビット２
００に従って表示データ２０１を加工するアトリビュー
ト制御部２と、表示アトリビュート設定ビット２００に
より表示アトリビュート２３０の種類を決定するアトリ
ビュートセレクタ３とに接続されている。このアトリビ
ュートセレクタ３は、さらにアトリビュート制御部２へ
表示アトリビュート制御信号７を出力する様に接続され
ている。そして、表示メモリ１内のデータを構成するビ
ット列の特定ビットを表示アトリビュート制御用の設定
ビット（ビット１５，ビット１４）として割り付け、そ
の組合わせにより表示アトリビュートを選択し、表示デ
ータ２０１を操作してモニタ出力を行う回路となってい
る。
【０００８】以上の構成において、その動作を具体例を
用いて以下に説明する。図２は本発明の一実施例を、マ
イクロコンピュータ４とモニタ５との間に介挿した場合
のブロック構成図である。また、モニタ５の表示画面位
置と表示メモリ１内のアドレス位置との対応を図３に観
念的に示す。図４は表示メモリ１内の各データビット列
の機能の割付けを示す。この図４において、表示メモリ
１の各データは１６桁の２進数構成であり、上位ビット
位置のビット１５（欄２２５）とビット１４（欄２２
４）は表示アトリビュート設定ビット２００を構成して
いる。ビット１３（欄２２３）からビット０（欄２１
０）までが表示データを構成する。さらに図５に表示ア
トリビュート設定ビット２００と表示アトリビュート２
３０との対応関係を示す。例えば、表示アトリビュート
設定ビット２００である（ビット１５，ビット１４）の
データ組み合せが（０，０）の場合は、表示アトリビュ
ート２３０は通常表示とされることを示し、（０，１）
はブランク表示を、（１，０）はリバース表示を、
（１，１）はハイライト表示されることを示す。
用いて以下に説明する。図２は本発明の一実施例を、マ
イクロコンピュータ４とモニタ５との間に介挿した場合
のブロック構成図である。また、モニタ５の表示画面位
置と表示メモリ１内のアドレス位置との対応を図３に観
念的に示す。図４は表示メモリ１内の各データビット列
の機能の割付けを示す。この図４において、表示メモリ
１の各データは１６桁の２進数構成であり、上位ビット
位置のビット１５（欄２２５）とビット１４（欄２２
４）は表示アトリビュート設定ビット２００を構成して
いる。ビット１３（欄２２３）からビット０（欄２１
０）までが表示データを構成する。さらに図５に表示ア
トリビュート設定ビット２００と表示アトリビュート２
３０との対応関係を示す。例えば、表示アトリビュート
設定ビット２００である（ビット１５，ビット１４）の
データ組み合せが（０，０）の場合は、表示アトリビュ
ート２３０は通常表示とされることを示し、（０，１）
はブランク表示を、（１，０）はリバース表示を、
（１，１）はハイライト表示されることを示す。
【０００９】以下に動作の詳細な説明を、通常表示状態
（表示アトリビュートを行わない場合）によって説明す
る。 （ア）マイクロコンピュータ４は、表示メモリ１に表示
データ２０１を書き込むとき、全メモリデータの表示ア
トリビュート設定ビット２００、つまり（ビット１５，
ビット１４）、を（０，０）にセットして同時に書き込
む。 （イ）そうして、アトリビュートセレクタ３は、表示メ
モリ１から出力される全メモリデータの表示アトリビュ
ート設定ビット２００が全て“０，０”であるので、全
メモリアドレスに対する表示アトリビュート２３０を
“通常表示”と選択して表示アトリビュート制御信号７
をアトリビュート制御部２に出力する。 （ウ）表示メモリ１から読み出された表示データ２０１
は、アトリビュート制御部２に入力されるが、表示アト
リビュート制御信号７による表示アトリビュート２３０
が“通常表示”であるので、データをなんら操作せずモ
ニタ５に出力する。そうしてモニタ５に表示メモリ１の
表示データ２０１がそのまま表示される。
（表示アトリビュートを行わない場合）によって説明す
る。 （ア）マイクロコンピュータ４は、表示メモリ１に表示
データ２０１を書き込むとき、全メモリデータの表示ア
トリビュート設定ビット２００、つまり（ビット１５，
ビット１４）、を（０，０）にセットして同時に書き込
む。 （イ）そうして、アトリビュートセレクタ３は、表示メ
モリ１から出力される全メモリデータの表示アトリビュ
ート設定ビット２００が全て“０，０”であるので、全
メモリアドレスに対する表示アトリビュート２３０を
“通常表示”と選択して表示アトリビュート制御信号７
をアトリビュート制御部２に出力する。 （ウ）表示メモリ１から読み出された表示データ２０１
は、アトリビュート制御部２に入力されるが、表示アト
リビュート制御信号７による表示アトリビュート２３０
が“通常表示”であるので、データをなんら操作せずモ
ニタ５に出力する。そうしてモニタ５に表示メモリ１の
表示データ２０１がそのまま表示される。
【００１０】次に、通常表示から第５行の第４列〜第７
列（図３のブロック１００）、つまり表示アドレス２３
〜２６（図３のブロック１０１）にブランク表示を行わ
せる場合について説明する。 （ア）マイクロコンピュータ４は、表示アドレス２３〜
２６の表示アトリビュート設定ビット２００を（ビット
１５，ビット１４）＝（０，１）とするようにセットし
てデータを書き換える。 （イ）その後、アトリビュートセレクタ３は、表示アド
レス２３〜２６の間のモニタ５へのビデオ信号８の出力
期間をブランク表示期間とするように、表示アトリビュ
ート制御信号７をアトリビュート制御部２へ出力する。 （ウ）アトリビュート制御部２は、表示メモリ１から読
み出された表示データ２０１の内、表示アドレス２３〜
２６のデータを表示アトリビュート制御信号７により、
ブランク表示としてモニタ５に出力する。これによって
モニタ５には表示アドレス２３〜２６に対応する画面位
置が（図３のブロック１００）ブランク表示される。
列（図３のブロック１００）、つまり表示アドレス２３
〜２６（図３のブロック１０１）にブランク表示を行わ
せる場合について説明する。 （ア）マイクロコンピュータ４は、表示アドレス２３〜
２６の表示アトリビュート設定ビット２００を（ビット
１５，ビット１４）＝（０，１）とするようにセットし
てデータを書き換える。 （イ）その後、アトリビュートセレクタ３は、表示アド
レス２３〜２６の間のモニタ５へのビデオ信号８の出力
期間をブランク表示期間とするように、表示アトリビュ
ート制御信号７をアトリビュート制御部２へ出力する。 （ウ）アトリビュート制御部２は、表示メモリ１から読
み出された表示データ２０１の内、表示アドレス２３〜
２６のデータを表示アトリビュート制御信号７により、
ブランク表示としてモニタ５に出力する。これによって
モニタ５には表示アドレス２３〜２６に対応する画面位
置が（図３のブロック１００）ブランク表示される。
【００１１】以下、リバース表示、ハイライト表示とも
同様に、表示アトリビュート設定ビット２００を（１，
０）、（１，１）にセットすることで、アトリビュート
セレクタ３からの表示アトリビュート制御信号７が制御
され、この制御信号７に応じた表示がなされるようにア
トリビュート制御部２はモニタ５へのビデオ信号８の出
力をコントロールする。
同様に、表示アトリビュート設定ビット２００を（１，
０）、（１，１）にセットすることで、アトリビュート
セレクタ３からの表示アトリビュート制御信号７が制御
され、この制御信号７に応じた表示がなされるようにア
トリビュート制御部２はモニタ５へのビデオ信号８の出
力をコントロールする。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
モニタへの表示データを格納する表示メモリであるフレ
ームバッファ内に、表示データと表示アトリビュート設
定ビットとを同じアドレスに書き込めるようにしたの
で、中央処理装置のデータ処理がより少なくすることが
できる。また、従来のような表示アトリビュート用のレ
ジスタ、デコーダ等の回路部品が不要であり、小規模の
ハードウェア構成でビット単位の表示アトリビュート制
御が可能である。
モニタへの表示データを格納する表示メモリであるフレ
ームバッファ内に、表示データと表示アトリビュート設
定ビットとを同じアドレスに書き込めるようにしたの
で、中央処理装置のデータ処理がより少なくすることが
できる。また、従来のような表示アトリビュート用のレ
ジスタ、デコーダ等の回路部品が不要であり、小規模の
ハードウェア構成でビット単位の表示アトリビュート制
御が可能である。
【図１】本発明の一実施例のブロック構成回路図であ
る。
る。
【図２】本発明を用いた場合の画像表示処理装置全体の
ブロック構成図である。
ブロック構成図である。
【図３】表示メモリとモニタの表示画面位置対応図であ
る。
る。
【図４】表示メモリ内の各データのビット構成図であ
る。
る。
【図５】表示アトリビュート設定ビットに対する表示ア
トリビュートの種類を示す図である。
トリビュートの種類を示す図である。
【図６】従来例の説明図である。
１ 表示メモリ ２ アトリビュート制御部 ３ アトリビュートセレクタ ４ マイクロコンピュータ ５ モニタ ６ アトリビュート範囲指定部 ７ 表示アトリビュート制御信号 ８ ビデオ信号 ３１ デコーダ ４１ レジスタ ５１ アトリビュート範囲指定部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０９Ｇ 5/10 Ｇ０９Ｇ 5/10 Ｚ (56)参考文献 特開 昭58−76878（ＪＰ，Ａ) 特開 昭61−23194（ＪＰ，Ａ) 特開 昭57−146288（ＪＰ，Ａ) 特開 平１−283593（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/00 - 5/40
Claims (1)
- 【請求項１】表示アトリビュート制御信号に基づいて前
記フレームバッファから入力される表示データを、ディ
スプレイ画面表示のアトリビュートを制御するように、
所定の処理を行って出力するアトリビュート制御部を備
えるビットマップ表示装置の表示アトリビュート制御回
路において、 前記ディスプレイ画面とビット対応したメモリの同一ア
ドレスに、表示データ及び表示アトリビュート設定ビッ
トとをビット列として読み書きできるように記憶するフ
レームバッファと、 設定された前記表示アトリビュート設定ビットにより、
表示アトリビュートの種別を選択し、表示アトリビュー
ト制御信号を前記アトリビュート制御部へ出力するアト
リビュートセレクタとを備えたことを特徴とするビット
マップ表示装置の表示アトリビュート制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016154A JP2833902B2 (ja) | 1992-01-31 | 1992-01-31 | ビットマップ表示装置の表示アトリビュート制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016154A JP2833902B2 (ja) | 1992-01-31 | 1992-01-31 | ビットマップ表示装置の表示アトリビュート制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210380A JPH05210380A (ja) | 1993-08-20 |
| JP2833902B2 true JP2833902B2 (ja) | 1998-12-09 |
Family
ID=11908592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4016154A Expired - Lifetime JP2833902B2 (ja) | 1992-01-31 | 1992-01-31 | ビットマップ表示装置の表示アトリビュート制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833902B2 (ja) |
-
1992
- 1992-01-31 JP JP4016154A patent/JP2833902B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05210380A (ja) | 1993-08-20 |
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