JPH0447589A - 半導体メモリ - Google Patents
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- JPH0447589A JPH0447589A JP2157958A JP15795890A JPH0447589A JP H0447589 A JPH0447589 A JP H0447589A JP 2157958 A JP2157958 A JP 2157958A JP 15795890 A JP15795890 A JP 15795890A JP H0447589 A JPH0447589 A JP H0447589A
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000015654 memory Effects 0.000 claims description 34
- 238000013500 data storage Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 210000004556 brain Anatomy 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 1
- 238000010977 unit operation Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明４１ 半導体メモリに関するものであり、特へ
画像情報を記憶するビデオメモリに利用すると有効で
あるコラム選択回路に関するもにであム 従来の技術 半導体メモリは複数ビットのデータＩ／Ｏ端子を有して
おり、このデータＩ／Ｏ端子のビット幅のデータである
ブロック単位で読みだし／書き込みを行なっていも こ
のブロック単位のデータ幅が広いほど一回のアクセスで
読みだし／書き込みできるビット数が多くなり高速なデ
ータアクセスが可能となム 従来の半導体メモリの構成を第７図に示す。データを記
憶するメモリセルで構成されるデータ記憶部はブロック
分割されて配置さｈ２ａ、２ｂはそれぞれ分割された一
つのブロックを構成するメモリセルブロックであム コ
ラムデコーダ４を共有する二つのメモリブロック２ ａ
、２ ｂにより一つのメモリブレーン１−１が構成され
も このメモリブレーンをｎ個（１−１〜１−ｎ）配置
することによりデータ記憶部全体が構成されも各メモリ
ブレーン１−１〜１−ｎはメモリセルブロック２ ａ、
２ ｂ、ローデコーダ５ａ、５ｂ、 コラムデコーダ
４およびコラム選択ゲート３ ａ、３ ｂにより構成さ
れ アドレス信号入力手段により与えられるアドレス信
号に応じて各メモリセルブロック内のブロック単位のデ
ータを選択的にデータバス６−１．６−２．６−３．６
−４．・・・、６−（２ｎ−１） 、６− （２ｎ）
に接続す、４ ７−１．７−２．７−３．７−４．・・
・、７− （２ｎ−１） 、７− （２ｎ）はブロ
ック選択ゲートであり、各メモリセルブロックのデータ
バス６−１．６−２．６−３．６−４゜・・・、６−
（２ｎ−１）、６− （２ｎ）に接続されるブロッ
ク単位のデータの中から一つを選択しデータＩ／Ｏバス
９へ接続すも ８−１．８−２．８−３．８−４．・・
・、８− （２ｎ−１） 、８− （２ｎ）はブロック
選択信号であり、アドレス信号入力手段により与えられ
るアドレス信号に応じていずれか１つが選択されるよう
生成されも ／Ｏは書き込み回路であり、書き込み動作においてデー
タＩ／Ｏ端子１２より与えられるデータをデータＩ／Ｏ
バス９に出力すも １１は読みだし回路であり、読みだ
し動作においてデータＩ／Ｏバス９に接続されたデータ
をデータＩ／Ｏ端子１２に出力すム ここで、各データバス６−１．６−２．６−３．６４、
・・・、６− （２ｎ−１） 、６− （２ｎ）お
よびデータＩ／Ｏバス９はブロック単位のビット幅であ
りデータＩ／Ｏ端子１２のビット幅に等しい値となって
いる。
画像情報を記憶するビデオメモリに利用すると有効で
あるコラム選択回路に関するもにであム 従来の技術 半導体メモリは複数ビットのデータＩ／Ｏ端子を有して
おり、このデータＩ／Ｏ端子のビット幅のデータである
ブロック単位で読みだし／書き込みを行なっていも こ
のブロック単位のデータ幅が広いほど一回のアクセスで
読みだし／書き込みできるビット数が多くなり高速なデ
ータアクセスが可能となム 従来の半導体メモリの構成を第７図に示す。データを記
憶するメモリセルで構成されるデータ記憶部はブロック
分割されて配置さｈ２ａ、２ｂはそれぞれ分割された一
つのブロックを構成するメモリセルブロックであム コ
ラムデコーダ４を共有する二つのメモリブロック２ ａ
、２ ｂにより一つのメモリブレーン１−１が構成され
も このメモリブレーンをｎ個（１−１〜１−ｎ）配置
することによりデータ記憶部全体が構成されも各メモリ
ブレーン１−１〜１−ｎはメモリセルブロック２ ａ、
２ ｂ、ローデコーダ５ａ、５ｂ、 コラムデコーダ
４およびコラム選択ゲート３ ａ、３ ｂにより構成さ
れ アドレス信号入力手段により与えられるアドレス信
号に応じて各メモリセルブロック内のブロック単位のデ
ータを選択的にデータバス６−１．６−２．６−３．６
−４．・・・、６−（２ｎ−１） 、６− （２ｎ）
に接続す、４ ７−１．７−２．７−３．７−４．・・
・、７− （２ｎ−１） 、７− （２ｎ）はブロ
ック選択ゲートであり、各メモリセルブロックのデータ
バス６−１．６−２．６−３．６−４゜・・・、６−
（２ｎ−１）、６− （２ｎ）に接続されるブロッ
ク単位のデータの中から一つを選択しデータＩ／Ｏバス
９へ接続すも ８−１．８−２．８−３．８−４．・・
・、８− （２ｎ−１） 、８− （２ｎ）はブロック
選択信号であり、アドレス信号入力手段により与えられ
るアドレス信号に応じていずれか１つが選択されるよう
生成されも ／Ｏは書き込み回路であり、書き込み動作においてデー
タＩ／Ｏ端子１２より与えられるデータをデータＩ／Ｏ
バス９に出力すも １１は読みだし回路であり、読みだ
し動作においてデータＩ／Ｏバス９に接続されたデータ
をデータＩ／Ｏ端子１２に出力すム ここで、各データバス６−１．６−２．６−３．６４、
・・・、６− （２ｎ−１） 、６− （２ｎ）お
よびデータＩ／Ｏバス９はブロック単位のビット幅であ
りデータＩ／Ｏ端子１２のビット幅に等しい値となって
いる。
第８図はコラム選択部の回路構成であり、データバス６
のビット幅が４ビツトの場合について示していも コラ
ム選択ゲート３はゲートがデータバス６のビット幅の数
（図の場合は４ビツト）だけ共通接続され それぞれが
メモリセルブロック２の各ビット線出力ＢＯ−Ｂｍとデ
ータバス６に接続されたトランスファスイッチＴｏ−Ｔ
ｍより構成されも アドレス信号入力手段により与えら
れるアドレス信号に応じてコラムデコーダ４はその出力
Ｃｏ、ＣＩ、Ｃ２，・・・の内の一つを駆動すａこのコ
ラムデコーダ４の出力により特定の４ビツトのトランス
ファスイッチ３−１．３−２．３−３、・・・が駆動さ
れ メモリセルブロック２のビット線出力ＢＯ〜Ｂｍの
なかから任意の４ビツトのデータを選択しデータバス６
へ接続すも このようへ各メモリセルブロックはデータ
バス６のビット幅の単位でアドレス位置指定が行なわれ
ており、各ビット線出力ＢＯ〜Ｂｍが対応するデータバ
ス６のビット位置は固定されていも 第９図はブロック選択ゲート７の回路図であもブロック
選択ゲート７−１〜７−（２ｎ）はブロック選択信号８
−１〜８−（２ｎ）により共通に駆動され それぞれが
データバス６−１〜６− （２ｎ）とデータＩ／Ｏバス
９に接続されたトランスファスイッチにより構成され
アドレス信号入力手段により与えられるアドレス信号に
応じてブロック選択信号８−１〜８−（２ｎ）のいずれ
か一つが駆動されることにより任意のデータバス６−１
〜６−（２ｎ）のなかからいずれか１つを選択しデータ
Ｉ／Ｏバス９に接続すａ このよう＆ミブロック選択ゲ
ート７においてもデータバス６とデータＩ／Ｏバス９の
対応するビット位置は固定されていも 発明が解決しようとする課題 以上説明したように 従来の半導体メモリにおいて（よ
高速データアクセスが可能となるようにデータＩ／Ｏ
端子のビット幅であるプロ・ンク単位のビット幅を広く
し メモリに対してこのプロ・νり単位のビット幅でア
ドレス位置指定を行なっていた このような半導体メモ
リをコンピュータの記憶装置用のメモリとして用いる場
合に（上 定められたビット幅の単位でアクセスが行な
われるので不都合は生じない力丈 画像情報を記憶する
ビデオメモリに用いる場合には以下のような問題が生じ
も 第／Ｏ図は画像情報として表示画面に表示する画像デー
タを記憶するビデオメモリに適用した場合の表示画面領
域上でのデータアクセス説明図であり、アドレスに対し
てブロック（４ビツト）の単位でアクセスが行なわれ
設定された位置のデータがデータＩ／Ｏ端子の各ビット
ＤＯ〜Ｄ３に対応していも 画像データを高速に処理す
るためにはデータＩ／Ｏ端子のビット幅を広く設定しビ
デオメモリに対して一度にアクセスできるデータ幅を広
くすることが望まれ＆ −Ｘ 処理対象としての画
像データに対するアクセスは画素（ビット）単位で行な
われるものであり、広いビット幅の単位でこのビット幅
に関係なくビット単位でアドレス位置指定を行なう使わ
れ方となも従来の半導体メモリ（よ データＩ／Ｏ端子
のビット幅の単位でしかアドレス位置指定ができないの
でこのメモリをビデオメモリとして用いる場合にはメモ
リの外部にビットのシフトを行なうバレルシフタ東 読
みだし／書き込みを行なわないビットに対してマスクを
かけるマスク処理回路等を必要としており回路が複雑と
なっていた またバレルシフタでのシフト動作も マス
ク処理動作を行なうのにメモリば対するデータＩ／Ｏ端
子のビット幅でのアクセスを複数回必要としており処理
速度を遅くする原因となっていた 本発明（友 上記課題に鑑みてなされ バレルシフタや
マスク処理回路を用いることなく、ビット単位でアドレ
ス位置指定を行い複数ビットのアクセスを行うことがで
きる半導体メモリを提供することを目的とすａ 課題を解決するための手段 本発明は ブロック単位のビット幅でアクセスを行なう
半導体メモリにおいて、 ビット単位でのアドレス位置指定を行うためのアドレス
信号入力手段と、 このアドレス信号入力手段からのアドレス入力信号の一
部によりブロック単位内のビット位置を指定するビット
位置デコーダと、 このビット位置デコーダの出力とコラムデコーダの出力
とによりコラム選択ゲートを構成するトランスファスイ
ッチを独立に制御し任意のビット位置でのブロック単位
のデータをデータバスへ出力する手段と、 アドレス信号入力手段からのアドレス入力信号の一部と
ブロック選択信号とによりデータバスの各ビットに対し
て複数個のトランスファスイッチと、前記各トランスフ
ァスイッチを制御し データバスの任意のビットをデー
タＩ／Ｏバスの任意のビットへ接続する手段とを有する
ブロック選択ゲートとを備えた構成としたものであも作
用 本発明は上記構成とすることにより、簡単な構成で複数
ビット幅のブロック単位でアクセスを行なう半導体メモ
リにおいてビット単位でのアドレス位置指定が可能とな
る。
のビット幅が４ビツトの場合について示していも コラ
ム選択ゲート３はゲートがデータバス６のビット幅の数
（図の場合は４ビツト）だけ共通接続され それぞれが
メモリセルブロック２の各ビット線出力ＢＯ−Ｂｍとデ
ータバス６に接続されたトランスファスイッチＴｏ−Ｔ
ｍより構成されも アドレス信号入力手段により与えら
れるアドレス信号に応じてコラムデコーダ４はその出力
Ｃｏ、ＣＩ、Ｃ２，・・・の内の一つを駆動すａこのコ
ラムデコーダ４の出力により特定の４ビツトのトランス
ファスイッチ３−１．３−２．３−３、・・・が駆動さ
れ メモリセルブロック２のビット線出力ＢＯ〜Ｂｍの
なかから任意の４ビツトのデータを選択しデータバス６
へ接続すも このようへ各メモリセルブロックはデータ
バス６のビット幅の単位でアドレス位置指定が行なわれ
ており、各ビット線出力ＢＯ〜Ｂｍが対応するデータバ
ス６のビット位置は固定されていも 第９図はブロック選択ゲート７の回路図であもブロック
選択ゲート７−１〜７−（２ｎ）はブロック選択信号８
−１〜８−（２ｎ）により共通に駆動され それぞれが
データバス６−１〜６− （２ｎ）とデータＩ／Ｏバス
９に接続されたトランスファスイッチにより構成され
アドレス信号入力手段により与えられるアドレス信号に
応じてブロック選択信号８−１〜８−（２ｎ）のいずれ
か一つが駆動されることにより任意のデータバス６−１
〜６−（２ｎ）のなかからいずれか１つを選択しデータ
Ｉ／Ｏバス９に接続すａ このよう＆ミブロック選択ゲ
ート７においてもデータバス６とデータＩ／Ｏバス９の
対応するビット位置は固定されていも 発明が解決しようとする課題 以上説明したように 従来の半導体メモリにおいて（よ
高速データアクセスが可能となるようにデータＩ／Ｏ
端子のビット幅であるプロ・ンク単位のビット幅を広く
し メモリに対してこのプロ・νり単位のビット幅でア
ドレス位置指定を行なっていた このような半導体メモ
リをコンピュータの記憶装置用のメモリとして用いる場
合に（上 定められたビット幅の単位でアクセスが行な
われるので不都合は生じない力丈 画像情報を記憶する
ビデオメモリに用いる場合には以下のような問題が生じ
も 第／Ｏ図は画像情報として表示画面に表示する画像デー
タを記憶するビデオメモリに適用した場合の表示画面領
域上でのデータアクセス説明図であり、アドレスに対し
てブロック（４ビツト）の単位でアクセスが行なわれ
設定された位置のデータがデータＩ／Ｏ端子の各ビット
ＤＯ〜Ｄ３に対応していも 画像データを高速に処理す
るためにはデータＩ／Ｏ端子のビット幅を広く設定しビ
デオメモリに対して一度にアクセスできるデータ幅を広
くすることが望まれ＆ −Ｘ 処理対象としての画
像データに対するアクセスは画素（ビット）単位で行な
われるものであり、広いビット幅の単位でこのビット幅
に関係なくビット単位でアドレス位置指定を行なう使わ
れ方となも従来の半導体メモリ（よ データＩ／Ｏ端子
のビット幅の単位でしかアドレス位置指定ができないの
でこのメモリをビデオメモリとして用いる場合にはメモ
リの外部にビットのシフトを行なうバレルシフタ東 読
みだし／書き込みを行なわないビットに対してマスクを
かけるマスク処理回路等を必要としており回路が複雑と
なっていた またバレルシフタでのシフト動作も マス
ク処理動作を行なうのにメモリば対するデータＩ／Ｏ端
子のビット幅でのアクセスを複数回必要としており処理
速度を遅くする原因となっていた 本発明（友 上記課題に鑑みてなされ バレルシフタや
マスク処理回路を用いることなく、ビット単位でアドレ
ス位置指定を行い複数ビットのアクセスを行うことがで
きる半導体メモリを提供することを目的とすａ 課題を解決するための手段 本発明は ブロック単位のビット幅でアクセスを行なう
半導体メモリにおいて、 ビット単位でのアドレス位置指定を行うためのアドレス
信号入力手段と、 このアドレス信号入力手段からのアドレス入力信号の一
部によりブロック単位内のビット位置を指定するビット
位置デコーダと、 このビット位置デコーダの出力とコラムデコーダの出力
とによりコラム選択ゲートを構成するトランスファスイ
ッチを独立に制御し任意のビット位置でのブロック単位
のデータをデータバスへ出力する手段と、 アドレス信号入力手段からのアドレス入力信号の一部と
ブロック選択信号とによりデータバスの各ビットに対し
て複数個のトランスファスイッチと、前記各トランスフ
ァスイッチを制御し データバスの任意のビットをデー
タＩ／Ｏバスの任意のビットへ接続する手段とを有する
ブロック選択ゲートとを備えた構成としたものであも作
用 本発明は上記構成とすることにより、簡単な構成で複数
ビット幅のブロック単位でアクセスを行なう半導体メモ
リにおいてビット単位でのアドレス位置指定が可能とな
る。
実施例
第１図（ａ）に本発明の半導体メモリにおけるコラム選
択部の回路構成の一実施例を示す。図においてはデータ
バスのビット幅が４ビツトの場合について説明している
。２はメモリセルブロックであり、各ビット線出力ＢＯ
〜Ｂｍを有している。 ３はコラム選択ゲートであり、
メモリセルブロック２の各ビット線出力ＢＯ−Ｂｍがデ
ータバス６の各ビット線Ｄｏ−Ｄ３に対して４ビツト毎
に接続されるようトランスファスイッチＴＯ〜Ｔｍが構
成されていも 各トランスファスイッチＴＯ〜Ｔｍのゲ
ートはコラム選択ゲート制御回路２ｏの出力により独立
に駆動されも コラムデコーダ４はブロック単位でのア
クセスを行なうためのものであり、第６＠ 第７図に示
す従来例でのコラムデコーダと同様の動作を行なう。
択部の回路構成の一実施例を示す。図においてはデータ
バスのビット幅が４ビツトの場合について説明している
。２はメモリセルブロックであり、各ビット線出力ＢＯ
〜Ｂｍを有している。 ３はコラム選択ゲートであり、
メモリセルブロック２の各ビット線出力ＢＯ−Ｂｍがデ
ータバス６の各ビット線Ｄｏ−Ｄ３に対して４ビツト毎
に接続されるようトランスファスイッチＴＯ〜Ｔｍが構
成されていも 各トランスファスイッチＴＯ〜Ｔｍのゲ
ートはコラム選択ゲート制御回路２ｏの出力により独立
に駆動されも コラムデコーダ４はブロック単位でのア
クセスを行なうためのものであり、第６＠ 第７図に示
す従来例でのコラムデコーダと同様の動作を行なう。
ここて コラム選択ゲート制御回路２０は２０−１．２
０−２．２０−３に示すようへ ブロック単位のアクセ
スとなる４ビット単位で同一の回路構成であり、各ブロ
ック単位でのトランスファスイッチの下位３ビツトゲー
トは２個のＡＮＤゲートと１個のＯＲゲートで構成され
る回路で駆動され 最上位ビットのトランスファスイッ
チは対応するコラムデコーダの出力により駆動されも
ビット位置デコーダ２１はブロック単位内のビット位置
に対応するアドレス入力信号ＡＯＯ，ＡＯＩ（２２，２
３）から第１図（ｂ）に示すような制御信号コードＳＯ
，Ｓ１．Ｓ２を発生する。前述の２個のＡＮＤゲートと
１個のＯＲゲートで構成される回路は制御信号コードＳ
Ｏ，ＳＬ、Ｓ２に応じてコラムデコーダ４の対応するブ
ロックの選択信号出力Ｃ（ｘ）と１アドレス下位の選択
信号出力Ｃ（Ｘ−１）の内いずれか一方を選択する選択
回路を構成していも このような構成により、コラムデコーダ４の選択出力信
号とビット位置に対応するアドレス入力信号ＡＯＯ，Ａ
ＯＩに応じてデータバス６の各ビット線ＤＯ−Ｄ３に接
続されるメモリセルブロック２のビット線出力は第２図
に示すようになａ 図に示すよう＆ミ データバス６の
各ビット線ＤＯ〜Ｄ３にはアドレス入力信号ＡＯＯ，Ａ
ＯＩによるビット単位での位置指定に応じてメモリセル
ブロック２のビット線出力が任意の位置のブロック単位
のデータとして選択的に接続されることになもしかしこ
こでのデータバス６の各ビット線ＤＯ〜Ｄ３ではビット
の配列がビット単位の位置指定によっては順序的に並ん
でいな（〜 第３図は本発明の半導体メモリにおけるブロック選択ゲ
ートの一実施例を示す回路図であム この回路によりデ
ータバス６上に接続され順序的に並んでいないデータを
再配置している。
０−２．２０−３に示すようへ ブロック単位のアクセ
スとなる４ビット単位で同一の回路構成であり、各ブロ
ック単位でのトランスファスイッチの下位３ビツトゲー
トは２個のＡＮＤゲートと１個のＯＲゲートで構成され
る回路で駆動され 最上位ビットのトランスファスイッ
チは対応するコラムデコーダの出力により駆動されも
ビット位置デコーダ２１はブロック単位内のビット位置
に対応するアドレス入力信号ＡＯＯ，ＡＯＩ（２２，２
３）から第１図（ｂ）に示すような制御信号コードＳＯ
，Ｓ１．Ｓ２を発生する。前述の２個のＡＮＤゲートと
１個のＯＲゲートで構成される回路は制御信号コードＳ
Ｏ，ＳＬ、Ｓ２に応じてコラムデコーダ４の対応するブ
ロックの選択信号出力Ｃ（ｘ）と１アドレス下位の選択
信号出力Ｃ（Ｘ−１）の内いずれか一方を選択する選択
回路を構成していも このような構成により、コラムデコーダ４の選択出力信
号とビット位置に対応するアドレス入力信号ＡＯＯ，Ａ
ＯＩに応じてデータバス６の各ビット線ＤＯ−Ｄ３に接
続されるメモリセルブロック２のビット線出力は第２図
に示すようになａ 図に示すよう＆ミ データバス６の
各ビット線ＤＯ〜Ｄ３にはアドレス入力信号ＡＯＯ，Ａ
ＯＩによるビット単位での位置指定に応じてメモリセル
ブロック２のビット線出力が任意の位置のブロック単位
のデータとして選択的に接続されることになもしかしこ
こでのデータバス６の各ビット線ＤＯ〜Ｄ３ではビット
の配列がビット単位の位置指定によっては順序的に並ん
でいな（〜 第３図は本発明の半導体メモリにおけるブロック選択ゲ
ートの一実施例を示す回路図であム この回路によりデ
ータバス６上に接続され順序的に並んでいないデータを
再配置している。
図において、 １は２個のメモリセルブロックを含むメ
モリプレートであり、 このメモリプレート１より２本
のデータバス６−１．６−２が出力され＆ ３０−１
．３０−２はブロック選択ゲートであり、ブロック選択
信号８−１．８−２により複数のデータバス６−１．６
−２の内のいずれか一つを選択的にデータＩ／Ｏバス９
へ接続すム ここで、各ブロック選択ゲート３０−１，３０２はデー
タバス６−１．６−２の各ビット線ＤＯ〜Ｄ３に対して
ブロック単位のビット幅に等しいトランスファスイッチ
を備え それぞれがデータＩ／Ｏバス９のいずれのビッ
ト線ＤＯ〜Ｄ３にも接続できるように構成されてい、＆
３１ａ、３１ｂはビット位置制御回路であり、ブロック
選択信号８−１、８−２とビット位置に対応するアドレ
ス入力信号ＡＯＯ，ＡＯＩ （２２，２３）とにより
ブロック選択ゲートの各トランスファスイッチのいずれ
を駆動するかを制御すも 第４図はビット位置制御回路３１の具体回路例であり、
インバータ３２．３３およびＡＮＤゲート３４〜３７に
よりブロック選択信号８が駆動された場合にビット位置
に対応するアドレス入力信号ＡＯＯ，ＡＯ１（２２，２
３）に応じて出力３８ａ〜３８ｄのいずれか１つを駆動
すも このビット位置制御回路３１ ａ、３ ｌ ｂの
出力により特定のブロック選択ゲートのトランスファス
イッチが駆動され データバス６−１．６−２の各ビッ
ト線ＤＯ〜Ｄ３が任意のデータＩ／Ｏバス９のビット線
ＤＯ〜Ｄ３に接続されも このような構成とすることにより、第２図に示すデータ
バス６におけるメモリセルブロック２の各ビット線のデ
ータ配列がデータＩ／Ｏバス９上では第５図に示すよう
にビット単位の位置指定によらず順序的に配置されも
第６図は本発明の半導体メモリを画像情報として表示画
面に表示する画像データを記憶するビデオメモリに適用
した場合の表示画面領域上でのデータアクセス説明図で
あ４ 以上のように本実施例の方法を用いると、同図に
示すように ブロック単位のデータをビット単位の位置
指定によりアクセスすることが可能とな４ 発明の詳細 な説明したように本発明によれば 簡単な構成でブロッ
ク単位のデータをビット単位の位置指定でアクセスする
ことができるので、表示画像を記憶する画像メモリに適
用した場合 画素単位でのアクセスが可能となり、画像
処理に必要となる画素単位の操作に対して、メモリ外部
にビットのシフトを行なうバレルシフタや読みだし／書
き込みを行なわないビットに対してマスクをかけるマス
ク処理回路等が不用となるので簡単な構成で画像処理シ
ステムを実現できるとともく バレルシフトやマスク処
理が不用となるので高速処理が可能な画像処理システム
を実現することができム
モリプレートであり、 このメモリプレート１より２本
のデータバス６−１．６−２が出力され＆ ３０−１
．３０−２はブロック選択ゲートであり、ブロック選択
信号８−１．８−２により複数のデータバス６−１．６
−２の内のいずれか一つを選択的にデータＩ／Ｏバス９
へ接続すム ここで、各ブロック選択ゲート３０−１，３０２はデー
タバス６−１．６−２の各ビット線ＤＯ〜Ｄ３に対して
ブロック単位のビット幅に等しいトランスファスイッチ
を備え それぞれがデータＩ／Ｏバス９のいずれのビッ
ト線ＤＯ〜Ｄ３にも接続できるように構成されてい、＆
３１ａ、３１ｂはビット位置制御回路であり、ブロック
選択信号８−１、８−２とビット位置に対応するアドレ
ス入力信号ＡＯＯ，ＡＯＩ （２２，２３）とにより
ブロック選択ゲートの各トランスファスイッチのいずれ
を駆動するかを制御すも 第４図はビット位置制御回路３１の具体回路例であり、
インバータ３２．３３およびＡＮＤゲート３４〜３７に
よりブロック選択信号８が駆動された場合にビット位置
に対応するアドレス入力信号ＡＯＯ，ＡＯ１（２２，２
３）に応じて出力３８ａ〜３８ｄのいずれか１つを駆動
すも このビット位置制御回路３１ ａ、３ ｌ ｂの
出力により特定のブロック選択ゲートのトランスファス
イッチが駆動され データバス６−１．６−２の各ビッ
ト線ＤＯ〜Ｄ３が任意のデータＩ／Ｏバス９のビット線
ＤＯ〜Ｄ３に接続されも このような構成とすることにより、第２図に示すデータ
バス６におけるメモリセルブロック２の各ビット線のデ
ータ配列がデータＩ／Ｏバス９上では第５図に示すよう
にビット単位の位置指定によらず順序的に配置されも
第６図は本発明の半導体メモリを画像情報として表示画
面に表示する画像データを記憶するビデオメモリに適用
した場合の表示画面領域上でのデータアクセス説明図で
あ４ 以上のように本実施例の方法を用いると、同図に
示すように ブロック単位のデータをビット単位の位置
指定によりアクセスすることが可能とな４ 発明の詳細 な説明したように本発明によれば 簡単な構成でブロッ
ク単位のデータをビット単位の位置指定でアクセスする
ことができるので、表示画像を記憶する画像メモリに適
用した場合 画素単位でのアクセスが可能となり、画像
処理に必要となる画素単位の操作に対して、メモリ外部
にビットのシフトを行なうバレルシフタや読みだし／書
き込みを行なわないビットに対してマスクをかけるマス
ク処理回路等が不用となるので簡単な構成で画像処理シ
ステムを実現できるとともく バレルシフトやマスク処
理が不用となるので高速処理が可能な画像処理システム
を実現することができム
第１図（ａ）は本発明の半導体メモリにおけるコラム選
択部の一実施例を示す回路図 第１図（ｂ）はアドレス
入力信号と制御信号コードとの対応医 第２図はデータ
バス上でのビット順序説明医 第３図は本発明の半導体
メモリにおけるブロック選択ゲートの一実施例を示す回
路図 第４図はビット位置制御信号の具体回路図 第５
図はデータＩ／Ｏバス上でのビット順序説明阻 第６図
は本発明の実施例における画像表示画面上でのデータア
クセス説明医 第７図は従来の半導体メモリの構成医
第８図は従来の半導体メモリにおけるコラム選択部の回
路図 第９図は従来の半導体メモリにおけるブロック選
択ゲートの回路図 第／Ｏ図は従来における画像表示画
面上でのデータアクセス説明図であム ト・・メモリブレーン、 ２・・・メモリセルブロッ久
３・・・コラム選択ゲート、 ４・・・コラムデコータ
−６・・・データバス ８・・・ブロック選択信号 ９
・・・データＩ／Ｏバ入 ２０・・・コラム選択ゲート
制御回区２１・・・ビット位置デコーダ、 ３０・・・
ブロック選択ゲート、３１・・・ビット位置制御回臨代
理人の氏名 弁理士 粟野重孝 ほか１名菓 図 ｔ２−一−へ〇〇 ｔｓ−−＾Ｏ「 ３１Ｌ ３１ｂ −ビーｙ ） 位ＩＬ 腎１１Ｅ ｍ
ＩＧＩテータシーノ（ス 第 図 第 図 第 図 第 図
択部の一実施例を示す回路図 第１図（ｂ）はアドレス
入力信号と制御信号コードとの対応医 第２図はデータ
バス上でのビット順序説明医 第３図は本発明の半導体
メモリにおけるブロック選択ゲートの一実施例を示す回
路図 第４図はビット位置制御信号の具体回路図 第５
図はデータＩ／Ｏバス上でのビット順序説明阻 第６図
は本発明の実施例における画像表示画面上でのデータア
クセス説明医 第７図は従来の半導体メモリの構成医
第８図は従来の半導体メモリにおけるコラム選択部の回
路図 第９図は従来の半導体メモリにおけるブロック選
択ゲートの回路図 第／Ｏ図は従来における画像表示画
面上でのデータアクセス説明図であム ト・・メモリブレーン、 ２・・・メモリセルブロッ久
３・・・コラム選択ゲート、 ４・・・コラムデコータ
−６・・・データバス ８・・・ブロック選択信号 ９
・・・データＩ／Ｏバ入 ２０・・・コラム選択ゲート
制御回区２１・・・ビット位置デコーダ、 ３０・・・
ブロック選択ゲート、３１・・・ビット位置制御回臨代
理人の氏名 弁理士 粟野重孝 ほか１名菓 図 ｔ２−一−へ〇〇 ｔｓ−−＾Ｏ「 ３１Ｌ ３１ｂ −ビーｙ ） 位ＩＬ 腎１１Ｅ ｍ
ＩＧＩテータシーノ（ス 第 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 データ記憶部が複数個のメモリセルブロックに分割され
、該複数個のメモリセルブロックからのデータを選択的
に複数個のデータバスへ接続する複数個のコラム選択ゲ
ートと、前記複数個のデータバスのデータを選択的にデ
ータＩ／Ｏバスへ接続するブロック選択ゲートを有する
特定された複数ビットのブロック単位でアクセスを行な
う半導体メモリにおいて、 ビット単位でのアドレス位置指定を行うためのアドレス
信号入力手段と、 このアドレス信号入力手段からのアドレス入力信号の一
部により前記ブロック単位内のビット位置を制御するビ
ット位置デコーダと、 このビット位置デコーダの出力とコラムデコーダの出力
とにより前記コラム選択ゲートを構成するトランスファ
スイッチを独立に制御し前記ブロック単位のデータを任
意のビット位置で前記データバスへ接続する制御手段と
、 前記データバスの任意のビットが前記データＩ／Ｏバス
の任意のビットへ接続するように前記データバスの各ビ
ットに対して複数個のトランスファスイッチと、前記ア
ドレス信号入力手段からのアドレス入力信号の一部とブ
ロック選択信号とにより前記データバスの任意のビット
が前記データＩ／Ｏバスの任意のビットへ接続するよう
に前記複数個のトランスファスイッチを制御する手段と
を有するブロック選択ゲートとを備えたことを特徴とす
る半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157958A JPH0831276B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体メモリ |
| US08/096,858 US5408632A (en) | 1990-06-15 | 1993-07-26 | Semiconductor memory having a bit position decoder and date re-ordering circuitry for arranging bits in a word of data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157958A JPH0831276B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0447589A true JPH0447589A (ja) | 1992-02-17 |
| JPH0831276B2 JPH0831276B2 (ja) | 1996-03-27 |
Family
ID=15661175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157958A Expired - Fee Related JPH0831276B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5408632A (ja) |
| JP (1) | JPH0831276B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6223264B1 (en) * | 1991-10-24 | 2001-04-24 | Texas Instruments Incorporated | Synchronous dynamic random access memory and data processing system using an address select signal |
| WO2000074058A1 (fr) * | 1999-05-28 | 2000-12-07 | Hitachi, Ltd. | Stockage, procede de stockage et systeme de traitement de donnees |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140390A (en) * | 1980-04-04 | 1981-11-02 | Nippon Electric Co | Picture memory |
| JPS585838A (ja) * | 1981-07-03 | 1983-01-13 | Nec Corp | シフト回路 |
| US4799149A (en) * | 1983-03-30 | 1989-01-17 | Siemens Aktiengesellschaft | Hybrid associative memory composed of a non-associative basic storage and an associative surface, as well as method for searching and sorting data stored in such a hybrid associative memory |
| JPS59180324A (ja) * | 1983-03-31 | 1984-10-13 | Fujitsu Ltd | 半導体記憶装置 |
| US4644503A (en) * | 1983-12-30 | 1987-02-17 | International Business Machines Corporation | Computer memory system with integrated parallel shift circuits |
| US4729119A (en) * | 1984-05-21 | 1988-03-01 | General Computer Corporation | Apparatus and methods for processing data through a random access memory system |
| FR2583539B1 (fr) * | 1984-12-31 | 1991-05-24 | Lehmann Jean Philippe | Procede de construction de dispositifs d'activation simultanee de trains de commandes et applications aux memoires. |
| JPS6238075A (ja) * | 1985-08-13 | 1987-02-19 | Fuji Xerox Co Ltd | 行列デ−タの転置処理装置 |
| JPS62103893A (ja) * | 1985-10-30 | 1987-05-14 | Toshiba Corp | 半導体メモリ及び半導体メモリシステム |
| JPS62194561A (ja) * | 1986-02-21 | 1987-08-27 | Toshiba Corp | 半導体記憶装置 |
| US4845664A (en) * | 1986-09-15 | 1989-07-04 | International Business Machines Corp. | On-chip bit reordering structure |
| JPS6381688A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体記憶装置 |
| US4809232A (en) * | 1986-12-16 | 1989-02-28 | The United States Of America As Represented By The United States Department Of Energy | High speed, very large (8 megabyte) first in/first out buffer memory (FIFO) |
| US4811297A (en) * | 1986-12-16 | 1989-03-07 | Fujitsu Limited | Boundary-free semiconductor memory device |
| JPS63244245A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 並列アクセス可能な多次元メモリ装置 |
| JPS63308785A (ja) * | 1987-06-10 | 1988-12-16 | Fujitsu Ltd | 半導体記憶装置 |
| JP2633331B2 (ja) * | 1988-10-24 | 1997-07-23 | 三菱電機株式会社 | マイクロプロセッサ |
| US5121354A (en) * | 1990-03-12 | 1992-06-09 | International Business Machines Corp. | Random access memory with access on bit boundaries |
-
1990
- 1990-06-15 JP JP2157958A patent/JPH0831276B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-26 US US08/096,858 patent/US5408632A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831276B2 (ja) | 1996-03-27 |
| US5408632A (en) | 1995-04-18 |
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|---|---|---|---|
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