JPS62231290A - メモリの書込み制御装置 - Google Patents
メモリの書込み制御装置Info
- Publication number
- JPS62231290A JPS62231290A JP61075043A JP7504386A JPS62231290A JP S62231290 A JPS62231290 A JP S62231290A JP 61075043 A JP61075043 A JP 61075043A JP 7504386 A JP7504386 A JP 7504386A JP S62231290 A JPS62231290 A JP S62231290A
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- JP
- Japan
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- bank
- memory
- cpu
- circuit
- data
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- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は、特にＣＲＴディスプレイ装置に有効に利用さ
れるメモリの書込み制御装置に関するものである。
れるメモリの書込み制御装置に関するものである。
「従来の技術」
従来、カラーＣＲＴディスプレイ装置では、■、つの表
示画面を構成するため、第２図に示すように１表示画面
の画素に対応する客層のディスプレイバッファメモリ（
いわゆるメモリバンク）を、Ｒ用（１）、Ｇ用（２）、
０用（３）ノように複数個用ｕＮ、ＣＰＵ（４）からア
ドレスデコーダ（５）を介してそれぞれのメモリバンク
（１）（２） （３）にアドレス信号を送り、ＣＰＵ（
４）からの画像データを、メモリバンク（１） （２）
（３）に１表示すべきデータを一時記憶し、これらの
データに基き、Ｒ，Ｇ、 Ｂ色処理回路（６） （７）
（８）を経てＣＲＴ （９）にて画像を表示していた。
示画面を構成するため、第２図に示すように１表示画面
の画素に対応する客層のディスプレイバッファメモリ（
いわゆるメモリバンク）を、Ｒ用（１）、Ｇ用（２）、
０用（３）ノように複数個用ｕＮ、ＣＰＵ（４）からア
ドレスデコーダ（５）を介してそれぞれのメモリバンク
（１）（２） （３）にアドレス信号を送り、ＣＰＵ（
４）からの画像データを、メモリバンク（１） （２）
（３）に１表示すべきデータを一時記憶し、これらの
データに基き、Ｒ，Ｇ、 Ｂ色処理回路（６） （７）
（８）を経てＣＲＴ （９）にて画像を表示していた。
「発明が解決しようとする問題点」
上述のように、複数個のメモリバンクを使用してカラー
表示させるためには、同一のデータを個々のメモリバン
クに書込む必要があったため書込みに時間がかかりすぎ
るという問題があった。
表示させるためには、同一のデータを個々のメモリバン
クに書込む必要があったため書込みに時間がかかりすぎ
るという問題があった。
「問題点を解決するための手段」
本発明は上述のような問題点を解決するためになされた
もので、ＣＰＵから出力されたアドレス信号によりアド
レスデコーダを介して複数のメモリバンクの中から目的
のメモリバンクを選択し、この選択されたメモリバンク
に画像データを書込むようにした回路において、前記Ｃ
ＰＵからのバンクセレクトデータにより同一データを書
込むメモリバンク毎に対応するビットを出力するバンク
セレクトレジスタと、前記アドレスデコーダとバンクセ
レクトレジスタの各メモリバンク毎の出力の論理和を得
るオア回路と、この各オア回路の出力と前記ＣＰＵから
の書込み信号の論理積を得て各メモリバンクを選択する
アンド回路とからなるものである、 「作用Ｊ ＣＰＵから出力されたアドレス信号がアドレスデコーダ
へ送られアドレス信号をデコードし、各オア回路に送ら
れる。また、ＣＰＵから出力されたバンクメモリのセレ
クトデータはバンクセレクトレジスタを介して前記各オ
ア回路に送られる。
もので、ＣＰＵから出力されたアドレス信号によりアド
レスデコーダを介して複数のメモリバンクの中から目的
のメモリバンクを選択し、この選択されたメモリバンク
に画像データを書込むようにした回路において、前記Ｃ
ＰＵからのバンクセレクトデータにより同一データを書
込むメモリバンク毎に対応するビットを出力するバンク
セレクトレジスタと、前記アドレスデコーダとバンクセ
レクトレジスタの各メモリバンク毎の出力の論理和を得
るオア回路と、この各オア回路の出力と前記ＣＰＵから
の書込み信号の論理積を得て各メモリバンクを選択する
アンド回路とからなるものである、 「作用Ｊ ＣＰＵから出力されたアドレス信号がアドレスデコーダ
へ送られアドレス信号をデコードし、各オア回路に送ら
れる。また、ＣＰＵから出力されたバンクメモリのセレ
クトデータはバンクセレクトレジスタを介して前記各オ
ア回路に送られる。
これらの各オア回路とバンクセレクトレジスタの論理和
出力でメモリバンクが選択されると、ＣＰＵからの書込
み信号によって１画像データが選択されたｌまたは複数
個のメモリバンクに記憶される。この記憶された画像デ
ータはｎ、 Ｇ、 Ｂの色処理等をしてＣＲＴにて表示
される。
出力でメモリバンクが選択されると、ＣＰＵからの書込
み信号によって１画像データが選択されたｌまたは複数
個のメモリバンクに記憶される。この記憶された画像デ
ータはｎ、 Ｇ、 Ｂの色処理等をしてＣＲＴにて表示
される。
「実施例」
以下１本発明の一実施例を第１図に基づき説明する。
（４）はＣＰ Ｕ （Ｃｅｎｊｒａｌ Ｐｒｏｃｅｓｓ
ｉｎｇＵｎｉｔ）で、このＣＰ Ｕ （’Ｉ）のアドレ
ス出力端にはアドレスデコーダ（５）が結合され、バン
クセレクトデータ出力端には、バンクセレクトレジスタ
（１０）が結合されている。
ｉｎｇＵｎｉｔ）で、このＣＰ Ｕ （’Ｉ）のアドレ
ス出力端にはアドレスデコーダ（５）が結合され、バン
クセレクトデータ出力端には、バンクセレクトレジスタ
（１０）が結合されている。
カラーＣＲＴディスプレイの場合、メモリバンクは、
Ｒ（ｎｏｄ）用メモリバンク（１）、 Ｇ（Ｇｒｅａｎ
）用メモリバンク（２）、Ｂ（口１ｕｅ）用メモリバン
ク（３）を具備しているものとすると、前記バンクセレ
クトレジスタ（１０）もまたＲ、 Ｇ、 Ｅｌ（７）出
力端子（１１）（１２） （１３）を具備している。ま
た前記アドレスデコーダ（５）にも３個の出力端子（１
／Ｉ） （１５） （１６）を有している。
Ｒ（ｎｏｄ）用メモリバンク（１）、 Ｇ（Ｇｒｅａｎ
）用メモリバンク（２）、Ｂ（口１ｕｅ）用メモリバン
ク（３）を具備しているものとすると、前記バンクセレ
クトレジスタ（１０）もまたＲ、 Ｇ、 Ｅｌ（７）出
力端子（１１）（１２） （１３）を具備している。ま
た前記アドレスデコーダ（５）にも３個の出力端子（１
／Ｉ） （１５） （１６）を有している。
そして、第１の出力端子（１１）（１４）同士、第２の
出力端子（１２）（１５）同士、第３の出力端子（１３
） （１６）同士のそれぞれ論理和を得るためにオア回
路（１７）（１８） （１！１１）に結合されている。
出力端子（１２）（１５）同士、第３の出力端子（１３
） （１６）同士のそれぞれ論理和を得るためにオア回
路（１７）（１８） （１！１１）に結合されている。
これらのオア回路（１７）（＋８） （１り）の出力端
子は、前記ＣＰ Ｕ （４）の書込み信号出力端ととも
に論理積を得るためのアンド回路（２０） （２１）（
２２）に結合され、このアンド回路（２０）（２１）
（２２）の出力端と、前記ＣＰ Ｕ （４）の画像デー
タ出力端はＲ用、Ｇ用、Ｂ用メモリバンク（１）（２）
（３）に結合されている。これらのメモリバンク（１
）（２）（３）はそれぞれＲ，Ｇ、口の色処理回路（６
） （７） （８）を経てＣＲＴ （９）に結合されて
いる。
子は、前記ＣＰ Ｕ （４）の書込み信号出力端ととも
に論理積を得るためのアンド回路（２０） （２１）（
２２）に結合され、このアンド回路（２０）（２１）
（２２）の出力端と、前記ＣＰ Ｕ （４）の画像デー
タ出力端はＲ用、Ｇ用、Ｂ用メモリバンク（１）（２）
（３）に結合されている。これらのメモリバンク（１
）（２）（３）はそれぞれＲ，Ｇ、口の色処理回路（６
） （７） （８）を経てＣＲＴ （９）に結合されて
いる。
以上のような構成において、ＣＰ Ｕ （４）から出力
されたアドレス出力をアドレスデコーダ（５）にてデコ
ードする。また、ＣＰＵ（／Ｉ）からのバンクセレクト
データはバンクセレクトレジスタ（ｌＯ）へ送られる。
されたアドレス出力をアドレスデコーダ（５）にてデコ
ードする。また、ＣＰＵ（／Ｉ）からのバンクセレクト
データはバンクセレクトレジスタ（ｌＯ）へ送られる。
これらアドレスデコーダ（５）とバンクセレクトレジス
タ（ｌＯ）の第１出力同十ｍ）（１４）、第２出力同士
（１２） （１５） 、第３出力同士（１３） （１６
）がオア回路（１７） （１８） （１０）へそれぞれ
送られるので、アドレスデコーダ（５）で選択した出力
もバンクセレクトレジスタ（１０）で選択した出力もい
ずれもオア回路（１７） （１８） （１９）から出力
する。そして、目的のアンド回路（２０） （２１）（
２２）が開くと、ＣＰ Ｕ （４）からの書込み信号が
所定のメモリバンク（１） （２） （３）へ出力され
る。すると、メモリバンク（１） （２） （３）では
ｃ Ｐ Ｕ （４）からの画像データが一時記憶され、
このデータに基づき色処理されＣＲＴ （９）に表示す
る。
タ（ｌＯ）の第１出力同十ｍ）（１４）、第２出力同士
（１２） （１５） 、第３出力同士（１３） （１６
）がオア回路（１７） （１８） （１０）へそれぞれ
送られるので、アドレスデコーダ（５）で選択した出力
もバンクセレクトレジスタ（１０）で選択した出力もい
ずれもオア回路（１７） （１８） （１９）から出力
する。そして、目的のアンド回路（２０） （２１）（
２２）が開くと、ＣＰ Ｕ （４）からの書込み信号が
所定のメモリバンク（１） （２） （３）へ出力され
る。すると、メモリバンク（１） （２） （３）では
ｃ Ｐ Ｕ （４）からの画像データが一時記憶され、
このデータに基づき色処理されＣＲＴ （９）に表示す
る。
例えばアドレスデコーダ（５）にてＲ用メモリバンク（
１）を指令し、バンクセレクトレジスタ（１０）にてＧ
とＢを選択したような場合にはＲ，Ｇ、 Ｂの信号が同
時にそれぞれのメモリバンク（１）（２） （３）に記
憶される。
１）を指令し、バンクセレクトレジスタ（１０）にてＧ
とＢを選択したような場合にはＲ，Ｇ、 Ｂの信号が同
時にそれぞれのメモリバンク（１）（２） （３）に記
憶される。
「発明の効果」
本発明は上述のように構成したので、複数個のメモリバ
ンクに同一データを同時に書込むことができ、複数個の
メモリバンクに対しデータの書込みを１バンク分の時間
で高速に行なうことができる。
ンクに同一データを同時に書込むことができ、複数個の
メモリバンクに対しデータの書込みを１バンク分の時間
で高速に行なうことができる。
第１図は本発明によるメモリの書込み制御装置の一実施
例を示すブロック図、第２図は従来例を示すブロック図
である。 （１）（２）（３）・・・メモリバンク、（４）・・・
ＣＰＵ、（５）・・・アドレスデコーダ、（６） （７
） （８）・・・色処理回路、（９）・・・ＣＲＴ、（
１０）・・・バンクセレクトレジスタ、（１１）（１２
）（１３）・・・出力端子、（１４） （１５） （１
６）・・・出力端子、（１７） （ｔａ） （１９）・
・・オア回路、（２０） （２１）（２２）・・・アン
ド回路。
例を示すブロック図、第２図は従来例を示すブロック図
である。 （１）（２）（３）・・・メモリバンク、（４）・・・
ＣＰＵ、（５）・・・アドレスデコーダ、（６） （７
） （８）・・・色処理回路、（９）・・・ＣＲＴ、（
１０）・・・バンクセレクトレジスタ、（１１）（１２
）（１３）・・・出力端子、（１４） （１５） （１
６）・・・出力端子、（１７） （ｔａ） （１９）・
・・オア回路、（２０） （２１）（２２）・・・アン
ド回路。
Claims (2)
- （１）ＣＰＵから出力されたアドレス信号によりアドレ
スデコーダを介して複数のメモリバンクの中から目的の
メモリバンクを選択し、この選択されたメモリバンクに
画像データを書込むようにした回路において、前記ＣＰ
Ｕからのバンクセレクトデータにより同一データを書込
むメモリバンク毎に対応するビットを出力するバンクセ
レクトレジシスタと、前記アドレスデコーダとバンクセ
レクトレジスタの各メモリバンク毎の出力の論理和を得
るオア回路と、この各オア回路の出力と前記ＣＰＵから
の書込み信号の論理積を得て各メモリバンクを選択する
アンド回路とからなることを特徴とするメモリ書込み制
御装置。 - （２）メモリバンクは、Ｒｅｄ用、Ｇｒｅｅｎ用、Ｂｌ
ｕｅ用を具備し、バンクセレクトレジスタは、これらＲ
ｅｄ用、Ｇｒｅｅｎ用、Ｂｌｕｅ用メモリバンクを選択
する出力端子を具備してなる特許請求の範囲第１項記載
のメモリの書込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61075043A JPS62231290A (ja) | 1986-03-31 | 1986-03-31 | メモリの書込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61075043A JPS62231290A (ja) | 1986-03-31 | 1986-03-31 | メモリの書込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62231290A true JPS62231290A (ja) | 1987-10-09 |
Family
ID=13564784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61075043A Pending JPS62231290A (ja) | 1986-03-31 | 1986-03-31 | メモリの書込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62231290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06110404A (ja) * | 1991-03-22 | 1994-04-22 | Kokusai Electric Co Ltd | ドットマトリックス表示装置及びドットマトリックス表示装置における多重化表示ｒａｍへの書き込み方式 |
-
1986
- 1986-03-31 JP JP61075043A patent/JPS62231290A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06110404A (ja) * | 1991-03-22 | 1994-04-22 | Kokusai Electric Co Ltd | ドットマトリックス表示装置及びドットマトリックス表示装置における多重化表示ｒａｍへの書き込み方式 |
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