JPH05204753A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05204753A JPH05204753A JP1168692A JP1168692A JPH05204753A JP H05204753 A JPH05204753 A JP H05204753A JP 1168692 A JP1168692 A JP 1168692A JP 1168692 A JP1168692 A JP 1168692A JP H05204753 A JPH05204753 A JP H05204753A
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Abstract
(57)【要約】
【目的】 複数プレーン構成の論理演算機能を有するメ
モリにおいて、プレーン毎の論理演算コードの設定を可
能とする。 【構成】 複数プレーンに分割されたメモリセルアレイ
１と、書き込みデータと前記メモリセルアレイからの読
み出しデータとの論理演算を行う論理演算回路３を有す
る半導体記憶装置であって、論理演算回路３の演算コー
ドを保持する複数のレジスタ８と前記複数のレジスタに
前記演算コードを設定する手段を有する。 【効果】 プレーン毎の論理演算コードの設定が可能と
なり、本発明のメモリをグラフィックスのフレームバッ
ファに用いて、このグラフィックスシステム上でＸウイ
ンドウシステムを起動する場合などには絶大なるパフォ
ーマンスの向上が図れる。
モリにおいて、プレーン毎の論理演算コードの設定を可
能とする。 【構成】 複数プレーンに分割されたメモリセルアレイ
１と、書き込みデータと前記メモリセルアレイからの読
み出しデータとの論理演算を行う論理演算回路３を有す
る半導体記憶装置であって、論理演算回路３の演算コー
ドを保持する複数のレジスタ８と前記複数のレジスタに
前記演算コードを設定する手段を有する。 【効果】 プレーン毎の論理演算コードの設定が可能と
なり、本発明のメモリをグラフィックスのフレームバッ
ファに用いて、このグラフィックスシステム上でＸウイ
ンドウシステムを起動する場合などには絶大なるパフォ
ーマンスの向上が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、論理演算機能を持つ半
導体記憶装置に関し、特に論理演算機能の高機能化に関
する。
導体記憶装置に関し、特に論理演算機能の高機能化に関
する。
【０００２】
【従来の技術】最近の半導体記憶装置（以下メモリと呼
ぶ）には、論理演算ライト機能が搭載されている。論理
演算ライト機能とは、外部から入力するライトデータ
（以下ＳＲＣデータと呼ぶ）とライトするアドレスの旧
メモリセルデータ（以下ＤＳＴデータと呼ぶ）との論理
演算を行ない、その演算結果を同一アドレスにオーバー
ライトする機能である。
ぶ）には、論理演算ライト機能が搭載されている。論理
演算ライト機能とは、外部から入力するライトデータ
（以下ＳＲＣデータと呼ぶ）とライトするアドレスの旧
メモリセルデータ（以下ＤＳＴデータと呼ぶ）との論理
演算を行ない、その演算結果を同一アドレスにオーバー
ライトする機能である。
【０００３】以下にこの様な従来メモリの論理演算ライ
ト機能に関して図面を用いて説明する。図２は、従来の
メモリのブロック図である。図２において、１はメモリ
セルアレイ、２はデータ入出力バッファ、３は論理演算
回路、４はデータ入出力バッファ２から論理演算回路３
へのＳＲＣデータ入力バス、５は論理演算回路３から入
出力バス６への演算結果入力バス、６は演算結果入力バ
ス５上の演算結果をメモリセルアレイ１に入力する、ま
たメモリセルアレイ１からの出力データ（ＤＳＴデー
タ）を出力バス７に出力する入出力バス、７は入出力バ
ス６からのＤＳＴデータをデータ入出力バッファ２と論
理演算回路３に出力するＤＳＴデータ出力バス、８は演
算コードを保持するレジスタ回路、ＡＤＤはアドレス入
力信号、Ｉ／Ｏ０〜３はデータ入出力端子、ＲＣは論理
演算回路３への演算コードを示す。
ト機能に関して図面を用いて説明する。図２は、従来の
メモリのブロック図である。図２において、１はメモリ
セルアレイ、２はデータ入出力バッファ、３は論理演算
回路、４はデータ入出力バッファ２から論理演算回路３
へのＳＲＣデータ入力バス、５は論理演算回路３から入
出力バス６への演算結果入力バス、６は演算結果入力バ
ス５上の演算結果をメモリセルアレイ１に入力する、ま
たメモリセルアレイ１からの出力データ（ＤＳＴデー
タ）を出力バス７に出力する入出力バス、７は入出力バ
ス６からのＤＳＴデータをデータ入出力バッファ２と論
理演算回路３に出力するＤＳＴデータ出力バス、８は演
算コードを保持するレジスタ回路、ＡＤＤはアドレス入
力信号、Ｉ／Ｏ０〜３はデータ入出力端子、ＲＣは論理
演算回路３への演算コードを示す。
【０００４】図２の従来メモリは、４プレーン構成にな
っており、まず第０プレーンの動作を説明する。従来の
メモリにおける論理演算ライトサイクルでは、アドレス
入力信号ＡＤＤに該当するメモリセルデータが入出力バ
ス６，ＤＳＴデータ出力バス７上に現れ、論理演算回路
３への入力データ（ＤＳＴデータ）となり、またデータ
入出力端子Ｉ／Ｏ０〜３から入力したライトデータはデ
ータ入出力バッファ２，ＳＲＣデータ入力バス４を経由
して論理演算回路３への入力データ（ＳＲＣデータ）と
なる。論理演算回路３で、レジスタ回路８に保持された
演算コードＲＣに従ってＤＳＴデータとＳＲＣデータの
論理演算が行なわれ、演算結果が演算結果入力バス５，
入出力バス６を経由してメモリセルアレイ１にライトさ
れる。
っており、まず第０プレーンの動作を説明する。従来の
メモリにおける論理演算ライトサイクルでは、アドレス
入力信号ＡＤＤに該当するメモリセルデータが入出力バ
ス６，ＤＳＴデータ出力バス７上に現れ、論理演算回路
３への入力データ（ＤＳＴデータ）となり、またデータ
入出力端子Ｉ／Ｏ０〜３から入力したライトデータはデ
ータ入出力バッファ２，ＳＲＣデータ入力バス４を経由
して論理演算回路３への入力データ（ＳＲＣデータ）と
なる。論理演算回路３で、レジスタ回路８に保持された
演算コードＲＣに従ってＤＳＴデータとＳＲＣデータの
論理演算が行なわれ、演算結果が演算結果入力バス５，
入出力バス６を経由してメモリセルアレイ１にライトさ
れる。
【０００５】第１〜第３プレーンにおいても第０プレー
ンと同様に上記の動作が実行されるが、全てのプレーン
の論理演算の種類はレジスタ回路８に保持された同一の
演算コードＲＣに従うため、各プレーンの論理演算回路
３で実行される論理演算の種類は全てのプレーンで同一
である。
ンと同様に上記の動作が実行されるが、全てのプレーン
の論理演算の種類はレジスタ回路８に保持された同一の
演算コードＲＣに従うため、各プレーンの論理演算回路
３で実行される論理演算の種類は全てのプレーンで同一
である。
【０００６】
【発明が解決しようとする課題】最近のメモリは高集積
化，入出力端子の多ビット化がなされ、グラフィックス
のフレームバッファの複数プレーンを１デバイス（１個
のメモリ）で賄える様になってきた。この様なグラフィ
ックスのフレームバッファに従来のメモリを用いるとプ
レーン毎の演算コード設定が不可能なため、Ｘウインド
ウシステムを起動する場合、特に文字の画面出力処理な
どはシステムパフォーマンスが非常に悪かった。理由は
以下の通りである。Ｘウインドウシステムにおける文字
の画面出力処理は以下の通りである。まず、文字データ
を１プレーンデータ（例えば文字部は１で背景部は０）
で構成している。文字を画面出力するためにフレームバ
ッファに文字データを書き込むのだが、この時には１プ
レーンデータの文字データを（ソフトウエアで指定し
た）前景色と背景色に該当するデータ（例えば８プレー
ンデータ）に変換して書き込む。
化，入出力端子の多ビット化がなされ、グラフィックス
のフレームバッファの複数プレーンを１デバイス（１個
のメモリ）で賄える様になってきた。この様なグラフィ
ックスのフレームバッファに従来のメモリを用いるとプ
レーン毎の演算コード設定が不可能なため、Ｘウインド
ウシステムを起動する場合、特に文字の画面出力処理な
どはシステムパフォーマンスが非常に悪かった。理由は
以下の通りである。Ｘウインドウシステムにおける文字
の画面出力処理は以下の通りである。まず、文字データ
を１プレーンデータ（例えば文字部は１で背景部は０）
で構成している。文字を画面出力するためにフレームバ
ッファに文字データを書き込むのだが、この時には１プ
レーンデータの文字データを（ソフトウエアで指定し
た）前景色と背景色に該当するデータ（例えば８プレー
ンデータ）に変換して書き込む。
【０００７】Ｘウインドウシステムにおける文字の画面
出力処理を図４〜図６を用いて説明する。図４（ａ）は
３プレ−ン構成のフレ−ムバッファである。ここでは各
プレ−ンをそれぞれＲ（赤）プレ−ン、Ｇ（緑）プレ−
ン、Ｂ（青）プレ−ンとしている。図４（ｂ）は、図４
（ａ）の３プレ−ン構成フレ−ムバッファの各プレ−ン
のデ−タと画面に現れる色の対応を示す。例えば、Ｒ
（赤）プレ−ン、Ｇ（緑）プレ−ン、Ｂ（青）プレ−
ン、全てのプレ−ンデ−タが１であれば画面の色は白と
なる。図４（ｃ）は、ハ−ドウエアで論理演算回路をも
つグラフィックスシステムの構成図である。プレ−ン毎
に論理演算回路をもち、指定したアドレスのメモリセル
デ−タ（ＤＳＴデ−タ）と入力デ−タ（ＳＲＣデ−タ）
の論理演算を行ないその結果（ＲＥＳＵＬＴデ−タ）を
指定したアドレスに書き込む処理をプレ−ン毎に行な
う。
出力処理を図４〜図６を用いて説明する。図４（ａ）は
３プレ−ン構成のフレ−ムバッファである。ここでは各
プレ−ンをそれぞれＲ（赤）プレ−ン、Ｇ（緑）プレ−
ン、Ｂ（青）プレ−ンとしている。図４（ｂ）は、図４
（ａ）の３プレ−ン構成フレ−ムバッファの各プレ−ン
のデ−タと画面に現れる色の対応を示す。例えば、Ｒ
（赤）プレ−ン、Ｇ（緑）プレ−ン、Ｂ（青）プレ−
ン、全てのプレ−ンデ−タが１であれば画面の色は白と
なる。図４（ｃ）は、ハ−ドウエアで論理演算回路をも
つグラフィックスシステムの構成図である。プレ−ン毎
に論理演算回路をもち、指定したアドレスのメモリセル
デ−タ（ＤＳＴデ−タ）と入力デ−タ（ＳＲＣデ−タ）
の論理演算を行ないその結果（ＲＥＳＵＬＴデ−タ）を
指定したアドレスに書き込む処理をプレ−ン毎に行な
う。
【０００８】図５（ａ）は、Ｘウインドウシステムにお
ける文字のフォントデ−タを示し、ここでは文字”Ａ”
の場合で、文字の存在する部分（前景部）はデ−タ１
で、文字の存在しない部分（背景部）はデ−タ０であ
る。図５（ｂ）,図５（ｃ）は、画面に表示する文字イ
メ−ジを示し、図５（ｂ）は前景部に前景色の赤色、背
景部に背景色の黄色を設定した場合で、図５（ｃ）は前
景部に前景色の赤色、背景部はＤＳＴ色の白を設定した
場合である。
ける文字のフォントデ−タを示し、ここでは文字”Ａ”
の場合で、文字の存在する部分（前景部）はデ−タ１
で、文字の存在しない部分（背景部）はデ−タ０であ
る。図５（ｂ）,図５（ｃ）は、画面に表示する文字イ
メ−ジを示し、図５（ｂ）は前景部に前景色の赤色、背
景部に背景色の黄色を設定した場合で、図５（ｃ）は前
景部に前景色の赤色、背景部はＤＳＴ色の白を設定した
場合である。
【０００９】図６（ａ）,図６（ｂ）は、図４（ｃ）の
グラフィックスシステムにおいて図５（ｂ）,図５
（ｃ）の設定を行なった時に各プレ−ンの論理演算回路
で必要となる論理演算の種類を説明するものである。図
中のＳはＳＲＣデ−タ（ここではフォントデ−タ）、Ｒ
はＲＥＳＵＬＴデ−タを示す。図５（ｂ）,図６（ａ）
の場合は、フォントデ−タの文字”Ａ”の存在する部分
（前景部）を赤色、文字の存在しない部分（背景部）を
黄色にする場合である。そのためにはＳＲＣデ−タが１
の部分（前景部）は、Ｒプレ−ンはＲＥＳＵＬＴデ−タ
を１、Ｇプレ−ンはＲＥＳＵＬＴデ−タを０、Ｂプレ−
ンはＲＥＳＵＬＴデ−タを０にし、ＳＲＣデ−タが０の
部分（背景部）は、Ｒプレ−ンはＲＥＳＵＬＴデ−タを
１、Ｇプレ−ンはＲＥＳＵＬＴデ−タを１、Ｂプレ−ン
はＲＥＳＵＬＴデ−タを０にする必要があり、各プレ−
ンにおける論理演算の種類は、Ｒプレ−ンはＳＥＴ、Ｇ
プレ−ンはｎｏｔ ＳＲＣ、Ｂプレ−ンはＣＬＥＡＲと
なる。
グラフィックスシステムにおいて図５（ｂ）,図５
（ｃ）の設定を行なった時に各プレ−ンの論理演算回路
で必要となる論理演算の種類を説明するものである。図
中のＳはＳＲＣデ−タ（ここではフォントデ−タ）、Ｒ
はＲＥＳＵＬＴデ−タを示す。図５（ｂ）,図６（ａ）
の場合は、フォントデ−タの文字”Ａ”の存在する部分
（前景部）を赤色、文字の存在しない部分（背景部）を
黄色にする場合である。そのためにはＳＲＣデ−タが１
の部分（前景部）は、Ｒプレ−ンはＲＥＳＵＬＴデ−タ
を１、Ｇプレ−ンはＲＥＳＵＬＴデ−タを０、Ｂプレ−
ンはＲＥＳＵＬＴデ−タを０にし、ＳＲＣデ−タが０の
部分（背景部）は、Ｒプレ−ンはＲＥＳＵＬＴデ−タを
１、Ｇプレ−ンはＲＥＳＵＬＴデ−タを１、Ｂプレ−ン
はＲＥＳＵＬＴデ−タを０にする必要があり、各プレ−
ンにおける論理演算の種類は、Ｒプレ−ンはＳＥＴ、Ｇ
プレ−ンはｎｏｔ ＳＲＣ、Ｂプレ−ンはＣＬＥＡＲと
なる。
【００１０】また、図５（ｃ）,図６（ｂ）の場合は、
フォントデ−タの文字”Ａ”の存在する部分（前景部）
を赤色、文字の存在しない部分（背景部）をＤＳＴ色
（白色）にする場合である。そのためにはＳＲＣデ−タ
が１の部分（前景部）は、Ｒプレ−ンはＲＥＳＵＬＴデ
−タを１、Ｇプレ−ンはＲＥＳＵＬＴデ−タを０、Ｂプ
レ−ンはＲＥＳＵＬＴデ−タを０にし、ＳＲＣデ−タが
０の部分（背景部）は、Ｒプレ−ンはＲＥＳＵＬＴデ−
タを１、Ｇプレ−ンはＲＥＳＵＬＴデ−タを１、Ｂプレ
−ンはＲＥＳＵＬＴデ−タを１にする必要があり、各プ
レ−ンにおける論理演算の種類は、Ｒプレ−ンはＳＥ
Ｔ、Ｇプレ−ンはｎｏｔ ＳＲＣ、Ｂプレ−ンはｎｏｔ
ＳＲＣとなる。
フォントデ−タの文字”Ａ”の存在する部分（前景部）
を赤色、文字の存在しない部分（背景部）をＤＳＴ色
（白色）にする場合である。そのためにはＳＲＣデ−タ
が１の部分（前景部）は、Ｒプレ−ンはＲＥＳＵＬＴデ
−タを１、Ｇプレ−ンはＲＥＳＵＬＴデ−タを０、Ｂプ
レ−ンはＲＥＳＵＬＴデ−タを０にし、ＳＲＣデ−タが
０の部分（背景部）は、Ｒプレ−ンはＲＥＳＵＬＴデ−
タを１、Ｇプレ−ンはＲＥＳＵＬＴデ−タを１、Ｂプレ
−ンはＲＥＳＵＬＴデ−タを１にする必要があり、各プ
レ−ンにおける論理演算の種類は、Ｒプレ−ンはＳＥ
Ｔ、Ｇプレ−ンはｎｏｔ ＳＲＣ、Ｂプレ−ンはｎｏｔ
ＳＲＣとなる。
【００１１】この様にフォントデ−タを画面上で配色す
る場合は、フレ−ムバッファにおいてプレ−ン毎に論理
演算の種類を設定できる機構が必要である。しかし、従
来のメモリを用いたグラフィックシステムでは、以上の
様なプレ−ン毎の論理演算機構をメモリ外部にハ−ドウ
エアとして設けるか、ソフトウエアで同等の処理を行な
う必要があったため、システムサイズが増大したりパフ
ォ−マンスが非常に悪かった。
る場合は、フレ−ムバッファにおいてプレ−ン毎に論理
演算の種類を設定できる機構が必要である。しかし、従
来のメモリを用いたグラフィックシステムでは、以上の
様なプレ−ン毎の論理演算機構をメモリ外部にハ−ドウ
エアとして設けるか、ソフトウエアで同等の処理を行な
う必要があったため、システムサイズが増大したりパフ
ォ−マンスが非常に悪かった。
【００１２】本発明は、上記課題に鑑みてなされ、簡単
な構成でプレーン毎の演算コード設定が可能となり、Ｘ
ウインドウシステムにおける文字の画面出力処理を高速
に実行する半導体記憶装置を提供する事を目的とする。
な構成でプレーン毎の演算コード設定が可能となり、Ｘ
ウインドウシステムにおける文字の画面出力処理を高速
に実行する半導体記憶装置を提供する事を目的とする。
【００１３】
【課題を解決するための手段】本発明は、上記課題を解
決するため、複数プレーンに分割されたメモリセルアレ
イと、書き込みデータと前記メモリセルアレイからの読
み出しデータとの論理演算を行う論理演算回路を有する
半導体記憶装置であって、前記論理演算回路の演算コー
ドを保持する複数のレジスタと、前記複数のレジスタに
前記演算コードを設定する手段とを有する構成とするも
のである。
決するため、複数プレーンに分割されたメモリセルアレ
イと、書き込みデータと前記メモリセルアレイからの読
み出しデータとの論理演算を行う論理演算回路を有する
半導体記憶装置であって、前記論理演算回路の演算コー
ドを保持する複数のレジスタと、前記複数のレジスタに
前記演算コードを設定する手段とを有する構成とするも
のである。
【００１４】
【作用】本発明は、上述の構成とすることにより、プレ
ーン毎の演算コード設定が可能となり、Ｘウインドウシ
ステムにおける文字の画面出力処理を高速に行なうこと
が可能となる。
ーン毎の演算コード設定が可能となり、Ｘウインドウシ
ステムにおける文字の画面出力処理を高速に行なうこと
が可能となる。
【００１５】なぜなら、フレームバッファのプレーン毎
に適当な演算コードを設定しておき、１プレーンデータ
の文字データを全プレーンにＳＲＣデータとして与えて
論理演算ライトサイクルを実行するだけで良く、つま
り、各プレーンに与えるＳＲＣデータが論理演算によっ
て前景色と背景色に該当するデータになるよう演算コー
ドを決定すれば良い。
に適当な演算コードを設定しておき、１プレーンデータ
の文字データを全プレーンにＳＲＣデータとして与えて
論理演算ライトサイクルを実行するだけで良く、つま
り、各プレーンに与えるＳＲＣデータが論理演算によっ
て前景色と背景色に該当するデータになるよう演算コー
ドを決定すれば良い。
【００１６】
【実施例】本発明の実施例を図面を用いて説明する。図
１は、本発明のメモリのブロック図面である。図１にお
いて、１はメモリセルアレイ、２はデータ入出力バッフ
ァ、３は論理演算回路、４はデータ入出力バッファ２か
ら論理演算回路３へのＳＲＣデータ入力バス、５は論理
演算回路３から入出力バス６への演算結果入力バス、６
は演算結果入力バス５上の演算結果をメモリセルアレイ
１に入力する、またメモリセルアレイ１からの出力デー
タ（ＤＳＴデータ）を出力バス７に出力する入出力バ
ス、７は入出力バス６からのＤＳＴデータをデータ入出
力バッファ２と論理演算回路３に出力するＤＳＴデータ
出力バス、８は演算コードを保持するレジスタ回路、Ａ
ＤＤはアドレス入力信号、Ｉ／Ｏ０〜３はデータ入出力
端子、ＲＣ０〜３は論理演算回路３への演算コードを示
す。
１は、本発明のメモリのブロック図面である。図１にお
いて、１はメモリセルアレイ、２はデータ入出力バッフ
ァ、３は論理演算回路、４はデータ入出力バッファ２か
ら論理演算回路３へのＳＲＣデータ入力バス、５は論理
演算回路３から入出力バス６への演算結果入力バス、６
は演算結果入力バス５上の演算結果をメモリセルアレイ
１に入力する、またメモリセルアレイ１からの出力デー
タ（ＤＳＴデータ）を出力バス７に出力する入出力バ
ス、７は入出力バス６からのＤＳＴデータをデータ入出
力バッファ２と論理演算回路３に出力するＤＳＴデータ
出力バス、８は演算コードを保持するレジスタ回路、Ａ
ＤＤはアドレス入力信号、Ｉ／Ｏ０〜３はデータ入出力
端子、ＲＣ０〜３は論理演算回路３への演算コードを示
す。
【００１７】図１の本発明のメモリは、４プレーン構成
になっており、まず第０プレーンの動作を説明する。
になっており、まず第０プレーンの動作を説明する。
【００１８】本発明のメモリにおける論理演算ライトサ
イクルでは、アドレス入力信号ＡＤＤに該当するメモリ
セルデータが入出力バス６，ＤＳＴデータ出力バス７上
に現れ、論理演算回路３への入力データ（ＤＳＴデー
タ）となり、またデータ入出力端子Ｉ／Ｏ０〜３から入
力したライトデータはデータ入出力バッファ２，ＳＲＣ
データ入力バス４を経由して論理演算回路３への入力デ
ータ（ＳＲＣデータ）となる。論理演算回路３で、レジ
スタ回路８に保持された演算コードＲＣ０に従ってＤＳ
ＴデータとＳＲＣデータの論理演算が行なわれ、演算結
果が演算結果入力バス５，入出力バス６を経由してメモ
リセルアレイ１にライトされる。
イクルでは、アドレス入力信号ＡＤＤに該当するメモリ
セルデータが入出力バス６，ＤＳＴデータ出力バス７上
に現れ、論理演算回路３への入力データ（ＤＳＴデー
タ）となり、またデータ入出力端子Ｉ／Ｏ０〜３から入
力したライトデータはデータ入出力バッファ２，ＳＲＣ
データ入力バス４を経由して論理演算回路３への入力デ
ータ（ＳＲＣデータ）となる。論理演算回路３で、レジ
スタ回路８に保持された演算コードＲＣ０に従ってＤＳ
ＴデータとＳＲＣデータの論理演算が行なわれ、演算結
果が演算結果入力バス５，入出力バス６を経由してメモ
リセルアレイ１にライトされる。
【００１９】第１〜第３プレーンにおいても第０プレー
ンと同様に上記の動作が実行されるが、各プレーンの論
理演算の種類はプレーン毎のレジスタ回路８に保持され
た異なる演算コードＲＣ０〜３に従うため、各プレーン
の論理演算回路３で実行される論理演算の種類はプレー
ン毎に異なる。
ンと同様に上記の動作が実行されるが、各プレーンの論
理演算の種類はプレーン毎のレジスタ回路８に保持され
た異なる演算コードＲＣ０〜３に従うため、各プレーン
の論理演算回路３で実行される論理演算の種類はプレー
ン毎に異なる。
【００２０】また、図３（ａ）は図１のメモリの論理演
算ライトサイクルにおけるタイミング図、図３（ｂ）は
図１のメモリのレジスタセットサイクルにおけるタイミ
ング図である。図３（ａ）,（ｂ）において、／ＲＡＳ
はロウアドレスストローブ信号、／ＣＡＳはカラムアド
レスストローブ信号、／ＷＥはライトイネーブル信号、
ＡＤＤはアドレス、Ｉ／Ｏは入出力データ、ＲＯＷはロ
ウアドレス、ＣＯＬはカラムアドレス、ＲＣ０〜３，Ｒ
Ｃｉは演算コード、ＤＩＮは入力データ、ＲＥＧＡＤは
レジスタ回路８のアドレス（プレーン毎にレジスタアド
レスを決めている：例えばプレーンｉのレジスタアドレ
スをｉとするなど（ｉ＝０〜３））を示す。
算ライトサイクルにおけるタイミング図、図３（ｂ）は
図１のメモリのレジスタセットサイクルにおけるタイミ
ング図である。図３（ａ）,（ｂ）において、／ＲＡＳ
はロウアドレスストローブ信号、／ＣＡＳはカラムアド
レスストローブ信号、／ＷＥはライトイネーブル信号、
ＡＤＤはアドレス、Ｉ／Ｏは入出力データ、ＲＯＷはロ
ウアドレス、ＣＯＬはカラムアドレス、ＲＣ０〜３，Ｒ
Ｃｉは演算コード、ＤＩＮは入力データ、ＲＥＧＡＤは
レジスタ回路８のアドレス（プレーン毎にレジスタアド
レスを決めている：例えばプレーンｉのレジスタアドレ
スをｉとするなど（ｉ＝０〜３））を示す。
【００２１】演算コードＲＣ０〜３をレジスタ回路８に
入力する手段の実施例として、図３（ａ）に論理演算ラ
イトサイクル中に入力する方法を、図３（ｂ）にレジス
タセットサイクルで入力する方法を示している。
入力する手段の実施例として、図３（ａ）に論理演算ラ
イトサイクル中に入力する方法を、図３（ｂ）にレジス
タセットサイクルで入力する方法を示している。
【００２２】以上のように、本実施例では、論理演算回
路３の演算コードを保持する複数のレジスタ８と、複数
のレジスタ８に演算コードを設定する手段とを有する構
成とすることにより、プレーン毎の演算コード設定が可
能となり、Ｘウインドウシステムにおける文字の画面出
力処理を高速に行なうことが可能となる。
路３の演算コードを保持する複数のレジスタ８と、複数
のレジスタ８に演算コードを設定する手段とを有する構
成とすることにより、プレーン毎の演算コード設定が可
能となり、Ｘウインドウシステムにおける文字の画面出
力処理を高速に行なうことが可能となる。
【００２３】
【発明の効果】以上説明した様に、本発明によれば、複
数プレーンに分割されたメモリセルアレイと、書き込み
データと前記メモリセルアレイからの読み出しデータと
の論理演算を行う論理演算回路を有する半導体記憶装置
において、前記論理演算回路の演算コードを保持する複
数のレジスタと、前記複数のレジスタに前記演算コード
を設定する手段を有する構成とすることで、プレーン毎
の論理演算コードの設定が可能となり、本発明のメモリ
をグラフィックスのフレームバッファに用いて、このグ
ラフィックスシステム上でＸウインドウシステムを起動
する場合などには絶大なるパフォーマンスの向上が図れ
る。
数プレーンに分割されたメモリセルアレイと、書き込み
データと前記メモリセルアレイからの読み出しデータと
の論理演算を行う論理演算回路を有する半導体記憶装置
において、前記論理演算回路の演算コードを保持する複
数のレジスタと、前記複数のレジスタに前記演算コード
を設定する手段を有する構成とすることで、プレーン毎
の論理演算コードの設定が可能となり、本発明のメモリ
をグラフィックスのフレームバッファに用いて、このグ
ラフィックスシステム上でＸウインドウシステムを起動
する場合などには絶大なるパフォーマンスの向上が図れ
る。
【図１】本発明の実施例を示すメモリのブロック図
【図２】従来のメモリのブロック図
【図３】（ａ）は図１のメモリの論理演算ライトサイク
ルにおけるタイミング図 （ｂ）は図１のメモリのレジスタセットサイクルにおけ
るタイミング図
ルにおけるタイミング図 （ｂ）は図１のメモリのレジスタセットサイクルにおけ
るタイミング図
【図４】（ａ）は３プレーン構成のフレームバッファを
示す構成図 （ｂ）は３プレーン構成のフレームバッファの各プレー
ンのデータと画面に現われる色の対応図 （ｃ）論理演算回路をもつグラフィックスシステムの構
成図
示す構成図 （ｂ）は３プレーン構成のフレームバッファの各プレー
ンのデータと画面に現われる色の対応図 （ｃ）論理演算回路をもつグラフィックスシステムの構
成図
【図５】（ａ）はＸウインドウシステムにおける文字の
フォントデータを示す図 （ｂ）は画面に表示する文字イメージを示す図 （ｃ）は画面に表示する文字イメージを示す図
フォントデータを示す図 （ｂ）は画面に表示する文字イメージを示す図 （ｃ）は画面に表示する文字イメージを示す図
【図６】（ａ）は図４(c)のグラフィックスシステムに
おいて、各プレーンの論理演算回路で必要となる論理演
算の種類の説明図 （ｂ）は図４(c)のグラフィックスシステムにおいて、
各プレーンの論理演算回路で必要となる論理演算の種類
の説明図
おいて、各プレーンの論理演算回路で必要となる論理演
算の種類の説明図 （ｂ）は図４(c)のグラフィックスシステムにおいて、
各プレーンの論理演算回路で必要となる論理演算の種類
の説明図
１ メモリセルアレイ ２ データ入出力バッファ ３ 論理演算回路 ４ ＳＲＣデータ入力バス ５ 演算結果入力バス ６ 入出力バス ７ ＤＳＴデータ出力バス ８ レジスタ回路
Claims (3)
- 【請求項１】複数プレーンに分割されたメモリセルアレ
イと、書き込みデータと前記メモリセルアレイからの読
み出しデータとの論理演算を行う論理演算回路を有する
半導体記憶装置であって、前記論理演算回路の演算コー
ドを保持する複数のレジスタと前記複数のレジスタに前
記演算コードを設定する手段とを有することを特徴とす
る半導体記憶装置。 - 【請求項２】請求項１記載の演算コードを設定する手段
が、論理演算ライトサイクル時に外部データ入出力端子
から論理演算コードを入力する手段より成ることを特徴
とする半導体記憶装置。 - 【請求項３】請求項１記載の演算コードを設定する手段
が、レジスタセットサイクル時に外部データ入出力端子
から論理演算コードを入力する手段より成ることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168692A JPH05204753A (ja) | 1992-01-27 | 1992-01-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168692A JPH05204753A (ja) | 1992-01-27 | 1992-01-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204753A true JPH05204753A (ja) | 1993-08-13 |
Family
ID=11784905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168692A Pending JPH05204753A (ja) | 1992-01-27 | 1992-01-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204753A (ja) |
-
1992
- 1992-01-27 JP JP1168692A patent/JPH05204753A/ja active Pending
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