JPS61139888A - 画像演算装置 - Google Patents
画像演算装置Info
- Publication number
- JPS61139888A JPS61139888A JP26146584A JP26146584A JPS61139888A JP S61139888 A JPS61139888 A JP S61139888A JP 26146584 A JP26146584 A JP 26146584A JP 26146584 A JP26146584 A JP 26146584A JP S61139888 A JPS61139888 A JP S61139888A
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- image memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＴＶカメラ等からの画像信号を処理する画像
演算装置の改良に関するものである。
演算装置の改良に関するものである。
（従来の技術）
第４図は従来の画像演算装置の一例で、ＴＶカメラ等か
らの画像をノイズ除去の目的で数画面累算する場合を示
すブロック構成図である。ｎ番目のフレームにおけるビ
デオ入力画面’ｖ、（ｎ）は機能を×１に設定された画
像演算器４１を経て第１のバッファ回路４２に保持され
る（第４図（イ））。次のフレームにおけるビデオ入力
画面ｖＬ（ｎ＋１）は、加ｎｍ能を設定された画像演算
器４１により、前記バッファ回路４２に保持された画面
Ｖｚ（ｎ）と加算された後、第２のバッフ？回路４３に
保持される（第４図（ロ））。以下同様に２つのバッフ
ァを交互に切換えて、各時点の入力画面を加算してゆけ
ば、最終的にノイズを除去した画面を得ることができる
。
らの画像をノイズ除去の目的で数画面累算する場合を示
すブロック構成図である。ｎ番目のフレームにおけるビ
デオ入力画面’ｖ、（ｎ）は機能を×１に設定された画
像演算器４１を経て第１のバッファ回路４２に保持され
る（第４図（イ））。次のフレームにおけるビデオ入力
画面ｖＬ（ｎ＋１）は、加ｎｍ能を設定された画像演算
器４１により、前記バッファ回路４２に保持された画面
Ｖｚ（ｎ）と加算された後、第２のバッフ？回路４３に
保持される（第４図（ロ））。以下同様に２つのバッフ
ァを交互に切換えて、各時点の入力画面を加算してゆけ
ば、最終的にノイズを除去した画面を得ることができる
。
（発明が解決しようとする問題点）
しかしながら、上記の従来例が示すような画像演算装置
は画像メモリと画像演算器とが別のボードにそれぞれ分
散しているため、速度の点で、画像メモリ（バッフ７メ
モリ）の内容を読出し哉算処理した侵再び同一の画像メ
モリに再込むようなリードモディファイライトをビデオ
レートで（ビデオクロックと同期して）行なうことは難
しかった。このため余分のバッファ画像メモリが必要と
なってバッフ１メモリの数が多くなったり、画像ステッ
プを減らそうとして画像演算器の構成が複雑になる等の
問題があった。またこの処理をカラー画像につきビデオ
レートで行なうためには、Ｒ・Ｇ−８３色について最小
限の３画面分の画像メモリ以外に、さらに３画面分のバ
ッフ７メモリが必要である。
は画像メモリと画像演算器とが別のボードにそれぞれ分
散しているため、速度の点で、画像メモリ（バッフ７メ
モリ）の内容を読出し哉算処理した侵再び同一の画像メ
モリに再込むようなリードモディファイライトをビデオ
レートで（ビデオクロックと同期して）行なうことは難
しかった。このため余分のバッファ画像メモリが必要と
なってバッフ１メモリの数が多くなったり、画像ステッ
プを減らそうとして画像演算器の構成が複雑になる等の
問題があった。またこの処理をカラー画像につきビデオ
レートで行なうためには、Ｒ・Ｇ−８３色について最小
限の３画面分の画像メモリ以外に、さらに３画面分のバ
ッフ７メモリが必要である。
本発明は上記の問題点を解決するためになされたもので
、使用バッフ７メモリ数が少なく、高速演算が可能な画
像演算装置を実現することを目的としている。
、使用バッフ７メモリ数が少なく、高速演算が可能な画
像演算装置を実現することを目的としている。
（問題点を解決するための手段）
本発明の画像演算装置は同一ボード上に、画像メモリ、
この画像メモリの読出し出力を保持するトランスペアレ
ント・ラッチ回路、このトランスペアレント・ラッチ回
路の出力をその−・方の入力とし画像信号をその他方の
入力としてこれらに演算を施すとともにその出力に関連
する信号を前記画像メモリの書込み入力とする演算回路
を具備したことを特徴とする。
この画像メモリの読出し出力を保持するトランスペアレ
ント・ラッチ回路、このトランスペアレント・ラッチ回
路の出力をその−・方の入力とし画像信号をその他方の
入力としてこれらに演算を施すとともにその出力に関連
する信号を前記画像メモリの書込み入力とする演算回路
を具備したことを特徴とする。
（作用）
上記構成の装置によれば、ビデオクロックの前半で読出
した画像メモリの内容をトランスペアレント・ラッチで
保持してそ−の出力を画像演算器の一方の入力とし、他
方の画像入力との間に演算を行なった模、演算出力を前
記ビデオクロックの後半で前記画像メモリに書込むこと
により、画像メモリをビデオレートでリードモディファ
イライトできる。
した画像メモリの内容をトランスペアレント・ラッチで
保持してそ−の出力を画像演算器の一方の入力とし、他
方の画像入力との間に演算を行なった模、演算出力を前
記ビデオクロックの後半で前記画像メモリに書込むこと
により、画像メモリをビデオレートでリードモディファ
イライトできる。
（実施例）
以下本発明を図面を用いて詳しく説明する。
第１図は本発明に係わる画像演算装置の一実施例を示す
ブロック構成図である。１は演算装置がその上に構成さ
れたボード、２はデータ人出ツノラインを共通に接続さ
れた画像メモリ、３は前記入出カライン０ｒ１０が接続
するトランスペアレント・ラッチ回路、４はこのトラン
スペアレント・ラッチ回路３の出力を一方の入力とする
演算回路（以下自機演算器と呼ぶ）である。この画像演
算器４において、４１はＴＶカメラ等からの映像信号を
ディジタル化したちのを入力するルックアップテーブル
で、あらかじめ濃度変換関数データを書込まれたＲＡＭ
やＲＯＭで構成されるもの、４２は前記トランスペアレ
ント・ラッチ回路３の出力を一方のへ入力とし前記ルッ
クアップテーブル４１の出力を他方の８入力とする算術
論理演算回路である。５は前記画像演算器４の出力すな
わち前記算術論理演算回路４２の出力が接続しその出力
が航記画−メモリ２の入出カラインＤｒ／○に接続する
３ステート・バッファ（出−力として０゜１の他に高イ
ンピーダンス状態をとるバツフトアンプ）である。また
、画像メモリ２．トランスペアレント・ラッチ回路３．
３ステート・バッファ５のそれぞれのコントロール端子
ＷＥ、ＣＫ。
ブロック構成図である。１は演算装置がその上に構成さ
れたボード、２はデータ人出ツノラインを共通に接続さ
れた画像メモリ、３は前記入出カライン０ｒ１０が接続
するトランスペアレント・ラッチ回路、４はこのトラン
スペアレント・ラッチ回路３の出力を一方の入力とする
演算回路（以下自機演算器と呼ぶ）である。この画像演
算器４において、４１はＴＶカメラ等からの映像信号を
ディジタル化したちのを入力するルックアップテーブル
で、あらかじめ濃度変換関数データを書込まれたＲＡＭ
やＲＯＭで構成されるもの、４２は前記トランスペアレ
ント・ラッチ回路３の出力を一方のへ入力とし前記ルッ
クアップテーブル４１の出力を他方の８入力とする算術
論理演算回路である。５は前記画像演算器４の出力すな
わち前記算術論理演算回路４２の出力が接続しその出力
が航記画−メモリ２の入出カラインＤｒ／○に接続する
３ステート・バッファ（出−力として０゜１の他に高イ
ンピーダンス状態をとるバツフトアンプ）である。また
、画像メモリ２．トランスペアレント・ラッチ回路３．
３ステート・バッファ５のそれぞれのコントロール端子
ＷＥ、ＣＫ。
ＯＥにはビデオクロック信号が接続されている。
上記のような構成の画像演算！装置の動作を第２図のタ
イムチャートを用いて以下説明する。
イムチャートを用いて以下説明する。
ビデオクロック（第２図（イ））の前半（このとき３ス
テート・バッフ１５は高インピーダンス状態となり、入
出カラインＤＩ１０に影響を及ぼさない。）で画像メモ
リ２の内容は読出され、このデータが確定すると（第２
図（ロ））、ビデオクロックの後半までトランスペアレ
ント・ラッチ３に保持されて（第２図（ハ）の確定ＡＬ
Ｕ入力データ）画像演算器４の有効な入力データとなる
。
テート・バッフ１５は高インピーダンス状態となり、入
出カラインＤＩ１０に影響を及ぼさない。）で画像メモ
リ２の内容は読出され、このデータが確定すると（第２
図（ロ））、ビデオクロックの後半までトランスペアレ
ント・ラッチ３に保持されて（第２図（ハ）の確定ＡＬ
Ｕ入力データ）画像演算器４の有効な入力データとなる
。
ＴＶカメラ等からの映像信号をディジタル化した入力画
像データＶｔは乗算、絶対値、２乗等任意の入力濃度変
換関数データを書込まれたルックアップテーブル４１に
より変換されて算術論理演算回路４２のＢ入力となる。
像データＶｔは乗算、絶対値、２乗等任意の入力濃度変
換関数データを書込まれたルックアップテーブル４１に
より変換されて算術論理演算回路４２のＢ入力となる。
すなわち画像演ｎ器４は、ルックアップテーブル４１と
算術論理演算回路４２の組合せにより汎用性のある演算
機能を高速性を保ちつつ実現している。
算術論理演算回路４２の組合せにより汎用性のある演算
機能を高速性を保ちつつ実現している。
画像演算器４において演算の結果確定した出力データ（
第２図（ニ））は、ビデオクロックの後半でイネーブル
状態となる３ステート・バツファ５を介して入出カライ
ンＤＩ１０に出力され（第２図（ロ））、画像メモリ２
に書込まれる。
第２図（ニ））は、ビデオクロックの後半でイネーブル
状態となる３ステート・バツファ５を介して入出カライ
ンＤＩ１０に出力され（第２図（ロ））、画像メモリ２
に書込まれる。
以上のサイクルを繰返すことにより、画像メモリをビデ
オレートでリードモディファイライト（画像メモリの内
容を読出し演算処理した後再び同一の画像メモリに書込
むこと）できる。例えばルックアップ・テーブル４１の
変換関数を×１、算術論理演算回路４２の機能を加算に
すると、第４図装置と同様な画像の累算などの高速画像
処理を余分のバッフ１メモリを用いずに実現できる。
オレートでリードモディファイライト（画像メモリの内
容を読出し演算処理した後再び同一の画像メモリに書込
むこと）できる。例えばルックアップ・テーブル４１の
変換関数を×１、算術論理演算回路４２の機能を加算に
すると、第４図装置と同様な画像の累算などの高速画像
処理を余分のバッフ１メモリを用いずに実現できる。
この時、ルックアップ・テーブル４１の内容として、画
像のとりつる輝度レベルの範囲を、扱えるデータのフル
スケールまで引きのばして画像コントラストを向上させ
るようにすることも容易にできる。
像のとりつる輝度レベルの範囲を、扱えるデータのフル
スケールまで引きのばして画像コントラストを向上させ
るようにすることも容易にできる。
第３図は本発明の変形例を示す構成ブロック図である。
画像メモリ２のデータラインが入力０１と出力ＤＯに分
離しているため、３ステート・バッファが不要となり、
構成がより簡単になる。
離しているため、３ステート・バッファが不要となり、
構成がより簡単になる。
（発明の効果）
以上述べたように本発明によれば、
画像メモリのリードモディファイライトをビデオレート
で実現することにより、余分なバッファメモリを用いる
ことなく、高速演嚢が可能な画像演算装置を簡単な構成
で実現できる。
で実現することにより、余分なバッファメモリを用いる
ことなく、高速演嚢が可能な画像演算装置を簡単な構成
で実現できる。
第１図は本発明に係わる画像演算装置の一実施例の構成
ブロック図、第２図は第１図装置の動作を説明するため
のタイムチャート、第３図は第１図の装置の変形例を承
りブロック構成図、第４図は画像演算装置の従来例を示
すブロック構成図である。 １・・・ボード、２・・・画像メモリ、３・・・トラン
スペアレント・ラッチ回路、■Ｌ・・・画像信号、４・
・・演算回路。 τ −一１１
ブロック図、第２図は第１図装置の動作を説明するため
のタイムチャート、第３図は第１図の装置の変形例を承
りブロック構成図、第４図は画像演算装置の従来例を示
すブロック構成図である。 １・・・ボード、２・・・画像メモリ、３・・・トラン
スペアレント・ラッチ回路、■Ｌ・・・画像信号、４・
・・演算回路。 τ −一１１
Claims (1)
- 【特許請求の範囲】 同一ボード上に、画像メモリ、この画像メモリの読出し
出力を保持するトランスペアレント・ラッチ回路、この
トランスペアレント・ラッチ回路の出力をその一方の入
力とし画像信号をその他方の入力としてこれらに演算を
施すとともにその出力に関連する信号を前記画像メモリ
の書込み入力とする演算回路を具備し、画像メモリをビ
デオレートでリードモディファイライトするように構成
したことを特徴とする画像演算装置。 （２）演算回路をルックアップ・テーブルを形成するメ
モリと算術論理演算器で構成した特許請求の範囲第１項
記載の画像演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26146584A JPS61139888A (ja) | 1984-12-11 | 1984-12-11 | 画像演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26146584A JPS61139888A (ja) | 1984-12-11 | 1984-12-11 | 画像演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61139888A true JPS61139888A (ja) | 1986-06-27 |
Family
ID=17362273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26146584A Pending JPS61139888A (ja) | 1984-12-11 | 1984-12-11 | 画像演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139888A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01223577A (ja) * | 1988-03-02 | 1989-09-06 | Toshiba Corp | Ｃｔ画像再構成装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148234A (en) * | 1977-05-30 | 1978-12-23 | Fujitsu Ltd | High-speed multiplication and division system between image data |
| JPS53148232A (en) * | 1977-05-30 | 1978-12-23 | Fujitsu Ltd | Arithmetic system for image data matrix |
| JPS58129552A (ja) * | 1982-01-28 | 1983-08-02 | Hitachi Ltd | 演算処理装置 |
-
1984
- 1984-12-11 JP JP26146584A patent/JPS61139888A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148234A (en) * | 1977-05-30 | 1978-12-23 | Fujitsu Ltd | High-speed multiplication and division system between image data |
| JPS53148232A (en) * | 1977-05-30 | 1978-12-23 | Fujitsu Ltd | Arithmetic system for image data matrix |
| JPS58129552A (ja) * | 1982-01-28 | 1983-08-02 | Hitachi Ltd | 演算処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01223577A (ja) * | 1988-03-02 | 1989-09-06 | Toshiba Corp | Ｃｔ画像再構成装置 |
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