JPS61102895A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS61102895A JPS61102895A JP59224762A JP22476284A JPS61102895A JP S61102895 A JPS61102895 A JP S61102895A JP 59224762 A JP59224762 A JP 59224762A JP 22476284 A JP22476284 A JP 22476284A JP S61102895 A JPS61102895 A JP S61102895A
- Authority
- JP
- Japan
- Prior art keywords
- data
- latch
- memory
- color difference
- difference data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Storing Facsimile Image Data (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、輝度信号Ｙ、色差信号Ｕ、■の３個のコン
ポーネント信号からなるカラービデオデータをメモリに
書込むのに通用されるメモリ制御回路に関する。
ポーネント信号からなるカラービデオデータをメモリに
書込むのに通用されるメモリ制御回路に関する。
ビデオテックスシステムでは、センターから送られた画
像信号を端末で受信して、受信画像（特に、静止画像）
を復元する場合、受信された画像信号をＣＰＵの制御に
より、一旦メモリに貯えるようになされる。ＣＰＵとし
ては、１６ビフトＣＰＵが使用されることが多い。
像信号を端末で受信して、受信画像（特に、静止画像）
を復元する場合、受信された画像信号をＣＰＵの制御に
より、一旦メモリに貯えるようになされる。ＣＰＵとし
ては、１６ビフトＣＰＵが使用されることが多い。
また、カラービデオデータは、ｌサンプルが８ビツトの
データとして処理されることが多く、Ｙ（輝度）データ
、Ｕ（第１の色差データ）及び■（第２の色差データ）
のコンポーネント信号の場合には、１画素が２４ビツト
により構成される。
データとして処理されることが多く、Ｙ（輝度）データ
、Ｕ（第１の色差データ）及び■（第２の色差データ）
のコンポーネント信号の場合には、１画素が２４ビツト
により構成される。
このコンポーネント信号を１６ビツトのＣＰＵの制御に
より画像メモリに書込むには、２４ビツトのデータを分
割して、分割されたデータの書込みを複数回の命令実行
により行う必要があった。
より画像メモリに書込むには、２４ビツトのデータを分
割して、分割されたデータの書込みを複数回の命令実行
により行う必要があった。
従来のように、１６ビツトのＣＰＵにより、２４ピント
のカラービデオデータの各コンポーネントデータをメモ
リに書込むと、１画素のデータを書き込むのに、２回の
命令の実行が必要となり、画像データの１込み速度が遅
くなる欠点があった。
のカラービデオデータの各コンポーネントデータをメモ
リに書込むと、１画素のデータを書き込むのに、２回の
命令の実行が必要となり、画像データの１込み速度が遅
くなる欠点があった。
従って、この発明の目的は、コンポーネントカラービデ
オデータをＣＰＵ０制？卸によりメモリに書込むときに
、高速で書込むことを可能とするメモリ制御回路を提供
することにある。
オデータをＣＰＵ０制？卸によりメモリに書込むときに
、高速で書込むことを可能とするメモリ制御回路を提供
することにある。
この発明は、輝度データＹと第１の色差データＵと第２
の色差データＶとが夫々書込まれる第１のメモリ８、第
２のメモリ６及び第３のメモリ７と、輝度データＹの複
数サンプル毎に各１サンプルの第１の色差データＵ及び
第２の色差データ■が時分割多重されたカラービデオデ
ータが供給され、第２のメモリ６及び第３のメモリ７に
夫々入力データを与える第１のラッチ４及び第２のラッ
チ５と、第１のメモリ８、第２のメモリ６及び第３のメ
モリ７の共通のアドレスを発注すると共に、カラービデ
オデータの第１の色差データＵ及び第２の色差データ■
のタイミングで第１のメモリ８、第２のメモリ６及び第
３のメモリ７のアドレス（０〜Ｘ）以外の特定のアドレ
ス（Ｘ＋１）を発注する信号発生回路１と、信号発生回
路１からのアドレスが供給され、特定のアドレス（Ｘ＋
１）が供給される時に、第１のラッチ４及び第２のラッ
チ５の夫々にラッチパルスを出力するアドレスデコーダ
９とを備えたことを特徴とするメモリ制御回路である。
の色差データＶとが夫々書込まれる第１のメモリ８、第
２のメモリ６及び第３のメモリ７と、輝度データＹの複
数サンプル毎に各１サンプルの第１の色差データＵ及び
第２の色差データ■が時分割多重されたカラービデオデ
ータが供給され、第２のメモリ６及び第３のメモリ７に
夫々入力データを与える第１のラッチ４及び第２のラッ
チ５と、第１のメモリ８、第２のメモリ６及び第３のメ
モリ７の共通のアドレスを発注すると共に、カラービデ
オデータの第１の色差データＵ及び第２の色差データ■
のタイミングで第１のメモリ８、第２のメモリ６及び第
３のメモリ７のアドレス（０〜Ｘ）以外の特定のアドレ
ス（Ｘ＋１）を発注する信号発生回路１と、信号発生回
路１からのアドレスが供給され、特定のアドレス（Ｘ＋
１）が供給される時に、第１のラッチ４及び第２のラッ
チ５の夫々にラッチパルスを出力するアドレスデコーダ
９とを備えたことを特徴とするメモリ制御回路である。
ＣＰＵＩから１６ビントのデータバス２に出力された時
分割多重のコンポーネントカラービデオデータのうちの
色差データがラッチ４及びラッチ５に一旦取り込まれ、
このラッチ４及びラッチ５からメモリ６及びメモリ７に
入力される。従って、３個のメモリ６．７．８のデータ
入力は、３サンプル（２４ビツト）並列のものとなり、
ＣＰＵＩが１画素のカラーコンポーネント信号（Ｙ、
Ｕ。
分割多重のコンポーネントカラービデオデータのうちの
色差データがラッチ４及びラッチ５に一旦取り込まれ、
このラッチ４及びラッチ５からメモリ６及びメモリ７に
入力される。従って、３個のメモリ６．７．８のデータ
入力は、３サンプル（２４ビツト）並列のものとなり、
ＣＰＵＩが１画素のカラーコンポーネント信号（Ｙ、
Ｕ。
■）をメモリ６．７．８に書込むのに、複数回の命令を
実行しないで済む。
実行しないで済む。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図において、１は、ＣＰＵを示す。ＣＰＵ１は、例
えばビデオテックスシステムの端末の一部を構成するも
ので、受信信号をデコードすることにより、ディジタル
のカラービデオ信号（コンポーネント信号）をデータバ
ス２に出力する。この場合、コンポーネント信号中の輝
度データＹと比較して、色差データＵ及び色差データ■
は、変化の程度が少ない（即°ち、周波数がより低い）
ので、この色差データＵ、■がＣＰＵＩから出力される
回数が少なくされる。
えばビデオテックスシステムの端末の一部を構成するも
ので、受信信号をデコードすることにより、ディジタル
のカラービデオ信号（コンポーネント信号）をデータバ
ス２に出力する。この場合、コンポーネント信号中の輝
度データＹと比較して、色差データＵ及び色差データ■
は、変化の程度が少ない（即°ち、周波数がより低い）
ので、この色差データＵ、■がＣＰＵＩから出力される
回数が少なくされる。
つまり、第２図Ａに示すように、ＣＰＵＩからデータバ
ス２に出力されるカラービデオデータは、各８ビツトの
色差データＵ及び■が並列で１回出力されると、次に８
ビツトの輝度データＹが３回出力されるように、時分割
多重化されたデータ系列である。データバス２において
、色差データＵが上位８ビツトに位置し、色差データ■
が下位８ビツトに位置し、輝度データＹが上位８ビνト
に位置するようになされる。
ス２に出力されるカラービデオデータは、各８ビツトの
色差データＵ及び■が並列で１回出力されると、次に８
ビツトの輝度データＹが３回出力されるように、時分割
多重化されたデータ系列である。データバス２において
、色差データＵが上位８ビツトに位置し、色差データ■
が下位８ビツトに位置し、輝度データＹが上位８ビνト
に位置するようになされる。
ＣＰＵＩは、アドレスバス３に書き込みアドレスを出力
する。この書き込みアドレスがフレームメモリ６．７．
８に共通の書き込みアドレスとして供給されると共に、
アドレスデコーダ９に供給される。図示せずも、フレー
ムメモリ６．７．８と関連してメモリ制御回路が設けら
れており、このメモリ制御回路にＣＰＵＩから書き込み
パルスが供給される。フレームメモリ６．７．８の読み
出しは、メモリ制御回路（図示せず）により、画像の表
示速度でなされる。
する。この書き込みアドレスがフレームメモリ６．７．
８に共通の書き込みアドレスとして供給されると共に、
アドレスデコーダ９に供給される。図示せずも、フレー
ムメモリ６．７．８と関連してメモリ制御回路が設けら
れており、このメモリ制御回路にＣＰＵＩから書き込み
パルスが供給される。フレームメモリ６．７．８の読み
出しは、メモリ制御回路（図示せず）により、画像の表
示速度でなされる。
データバス２のデータの上位８ビツトがラッチ４に供給
されると共に、その下位８ビツトがラフチ５に供給され
る。このラッチ４は、フレームメモリ６へ書き込む色差
データＵを保持するもので、う７チ５は、フレームメモ
リ７へ書き込む色差データ■を保持するものである。フ
レームメモリ８には、データバス２の上位８ビツトのデ
ータが供給され、輝度データＹがフレームメモリ８に書
き込まれる。
されると共に、その下位８ビツトがラフチ５に供給され
る。このラッチ４は、フレームメモリ６へ書き込む色差
データＵを保持するもので、う７チ５は、フレームメモ
リ７へ書き込む色差データ■を保持するものである。フ
レームメモリ８には、データバス２の上位８ビツトのデ
ータが供給され、輝度データＹがフレームメモリ８に書
き込まれる。
第２図Ａに示す１６ビント並列の時分割多重されたカラ
ービデオデータがＣＰＵＩから出力されると共に、第２
図Ｂに示すアドレスがＣＰＵＩから出力される。フレー
ムメモリ６．７．８の夫々が０からＸまでのアドレスを
存している場合、このアドレスと異なる特定のアドレス
例えば（Ｘ＋１）が色差データＵ、Ｖが出力されるタイ
ミングでｃｐｕｉから出力される。このアドレス（Ｘ＋
１）がフレームメモリ６．７．８に供給されても、デー
タの書き込みは、全（なされない。
ービデオデータがＣＰＵＩから出力されると共に、第２
図Ｂに示すアドレスがＣＰＵＩから出力される。フレー
ムメモリ６．７．８の夫々が０からＸまでのアドレスを
存している場合、このアドレスと異なる特定のアドレス
例えば（Ｘ＋１）が色差データＵ、Ｖが出力されるタイ
ミングでｃｐｕｉから出力される。このアドレス（Ｘ＋
１）がフレームメモリ６．７．８に供給されても、デー
タの書き込みは、全（なされない。
アドレスデコーダ９は、上記の特定のアドレス（Ｘ＋１
）が供給される時に第２図Ｃに示すようにラッチパルス
を発生する。このラッチパルスがラッチ４及びラッチ５
に供給され、その時の色差データＵ及び■をラッチ４及
びラッチ５の夫々が取り込む。従って、ラッチ４の出力
は、第２図りに示すように、輝度データＹの１／３の割
合で変化する色差データＵとなり、ラッチ５の出力は、
第２図已に示すように、輝度データＹの１／３の割合で
変化する色差データＵとなる。
）が供給される時に第２図Ｃに示すようにラッチパルス
を発生する。このラッチパルスがラッチ４及びラッチ５
に供給され、その時の色差データＵ及び■をラッチ４及
びラッチ５の夫々が取り込む。従って、ラッチ４の出力
は、第２図りに示すように、輝度データＹの１／３の割
合で変化する色差データＵとなり、ラッチ５の出力は、
第２図已に示すように、輝度データＹの１／３の割合で
変化する色差データＵとなる。
第２図Ｂに示すアドレスがＯからＸの範囲に含まれる場
合に、ＣＰＵＩから順次出力される輝度データＹがフレ
ームメモリ８に書き込まれ、ラッチ４から出力される色
差データＵがフレームメモリ６に書き込まれ、ラッチ５
から出力される色差データ■がフレームメモリ７に書き
込まれる。色差データの両者は、輝度データＹと比較し
て、１／３の速度でしか変化しないものとなるが、色の
変化は、輝度の変化に比較して緩やかであるので、支障
が生じない。
合に、ＣＰＵＩから順次出力される輝度データＹがフレ
ームメモリ８に書き込まれ、ラッチ４から出力される色
差データＵがフレームメモリ６に書き込まれ、ラッチ５
から出力される色差データ■がフレームメモリ７に書き
込まれる。色差データの両者は、輝度データＹと比較し
て、１／３の速度でしか変化しないものとなるが、色の
変化は、輝度の変化に比較して緩やかであるので、支障
が生じない。
上述のラッチ４及びフレームメモリ６０間とラッチ５及
びフレームメモリ７の間との夫々に色差データを補間（
例えば平均値補間）する補間回路を設けても良い。
びフレームメモリ７の間との夫々に色差データを補間（
例えば平均値補間）する補間回路を設けても良い。
この発明に依れば、カラービデオデータのコンポーネン
トデータのように、ＣＰＵのデータ長より長いデータを
フレームメモリに書き込むときに、周波数の低い色差デ
ータの出力回数を減少させることにより、１画素のデー
タを複数回の命令の実行により書き込む必要がな（なり
、ＣＰＵからのデータの書き込み速度を速（することが
できる。
トデータのように、ＣＰＵのデータ長より長いデータを
フレームメモリに書き込むときに、周波数の低い色差デ
ータの出力回数を減少させることにより、１画素のデー
タを複数回の命令の実行により書き込む必要がな（なり
、ＣＰＵからのデータの書き込み速度を速（することが
できる。
ｍ１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例の動作説明に用いるタイムチャートで
ある。 ｉ：ｃｐｕ、２：データバス、３ニアドレスバス、４，
５：ラッチ、６．７．８：フレームメモリ。
の発明の一実施例の動作説明に用いるタイムチャートで
ある。 ｉ：ｃｐｕ、２：データバス、３ニアドレスバス、４，
５：ラッチ、６．７．８：フレームメモリ。
Claims (1)
- 輝度データと第１の色差データと第２の色差データとが
夫々書込まれる第１のメモリ、第２のメモリ及び第３の
メモリと、上記輝度データの複数サンプル毎に各１サン
プルの上記第１の色差データ及び上記第２の色差データ
が時分割多重されたカラービデオデータが供給され、上
記第２のメモリ及び上記第３のメモリに夫々入力データ
を与える第１のラッチ及び第２のラッチと、上記第１の
メモリ、上記第２のメモリ及び上記第３のメモリの共通
のアドレスを発生すると共に、上記カラービデオデータ
の第１の色差データ及び第２の色差データのタイミング
で上記第１のメモリ、上記第２のメモリ及び上記第３の
メモリのアドレス以外の特定のアドレスを発生する信号
発生回路と、上記信号発生回路からのアドレスが供給さ
れ、上記第特定のアドレスが供給される時に、上記第１
のラッチ及び上記第２のラッチの夫々にラッチパルスを
出力するアドレスデコーダとを備えたことを特徴とする
メモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224762A JPS61102895A (ja) | 1984-10-25 | 1984-10-25 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224762A JPS61102895A (ja) | 1984-10-25 | 1984-10-25 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102895A true JPS61102895A (ja) | 1986-05-21 |
Family
ID=16818833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224762A Pending JPS61102895A (ja) | 1984-10-25 | 1984-10-25 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4104523A1 (de) * | 1990-02-15 | 1991-08-22 | Canon Kk | Bildverarbeitungsvorrichtung |
-
1984
- 1984-10-25 JP JP59224762A patent/JPS61102895A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4104523A1 (de) * | 1990-02-15 | 1991-08-22 | Canon Kk | Bildverarbeitungsvorrichtung |
| DE4104523C2 (de) * | 1990-02-15 | 2003-12-04 | Canon Kk | Bildverarbeitungsvorrichtung |
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