JPS61102895A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS61102895A JPS61102895A JP59224762A JP22476284A JPS61102895A JP S61102895 A JPS61102895 A JP S61102895A JP 59224762 A JP59224762 A JP 59224762A JP 22476284 A JP22476284 A JP 22476284A JP S61102895 A JPS61102895 A JP S61102895A
- Authority
- JP
- Japan
- Prior art keywords
- data
- latch
- memory
- color difference
- difference data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Computer Display Output (AREA)
- Storing Facsimile Image Data (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、輝度信号Y、色差信号U、■の3個のコン
ポーネント信号からなるカラービデオデータをメモリに
書込むのに通用されるメモリ制御回路に関する。
ポーネント信号からなるカラービデオデータをメモリに
書込むのに通用されるメモリ制御回路に関する。
ビデオテックスシステムでは、センターから送られた画
像信号を端末で受信して、受信画像(特に、静止画像)
を復元する場合、受信された画像信号をCPUの制御に
より、一旦メモリに貯えるようになされる。CPUとし
ては、16ビフトCPUが使用されることが多い。
像信号を端末で受信して、受信画像(特に、静止画像)
を復元する場合、受信された画像信号をCPUの制御に
より、一旦メモリに貯えるようになされる。CPUとし
ては、16ビフトCPUが使用されることが多い。
また、カラービデオデータは、lサンプルが8ビツトの
データとして処理されることが多く、Y(輝度)データ
、U(第1の色差データ)及び■(第2の色差データ)
のコンポーネント信号の場合には、1画素が24ビツト
により構成される。
データとして処理されることが多く、Y(輝度)データ
、U(第1の色差データ)及び■(第2の色差データ)
のコンポーネント信号の場合には、1画素が24ビツト
により構成される。
このコンポーネント信号を16ビツトのCPUの制御に
より画像メモリに書込むには、24ビツトのデータを分
割して、分割されたデータの書込みを複数回の命令実行
により行う必要があった。
より画像メモリに書込むには、24ビツトのデータを分
割して、分割されたデータの書込みを複数回の命令実行
により行う必要があった。
従来のように、16ビツトのCPUにより、24ピント
のカラービデオデータの各コンポーネントデータをメモ
リに書込むと、1画素のデータを書き込むのに、2回の
命令の実行が必要となり、画像データの1込み速度が遅
くなる欠点があった。
のカラービデオデータの各コンポーネントデータをメモ
リに書込むと、1画素のデータを書き込むのに、2回の
命令の実行が必要となり、画像データの1込み速度が遅
くなる欠点があった。
従って、この発明の目的は、コンポーネントカラービデ
オデータをCPU0制?卸によりメモリに書込むときに
、高速で書込むことを可能とするメモリ制御回路を提供
することにある。
オデータをCPU0制?卸によりメモリに書込むときに
、高速で書込むことを可能とするメモリ制御回路を提供
することにある。
この発明は、輝度データYと第1の色差データUと第2
の色差データVとが夫々書込まれる第1のメモリ8、第
2のメモリ6及び第3のメモリ7と、輝度データYの複
数サンプル毎に各1サンプルの第1の色差データU及び
第2の色差データ■が時分割多重されたカラービデオデ
ータが供給され、第2のメモリ6及び第3のメモリ7に
夫々入力データを与える第1のラッチ4及び第2のラッ
チ5と、第1のメモリ8、第2のメモリ6及び第3のメ
モリ7の共通のアドレスを発注すると共に、カラービデ
オデータの第1の色差データU及び第2の色差データ■
のタイミングで第1のメモリ8、第2のメモリ6及び第
3のメモリ7のアドレス(0〜X)以外の特定のアドレ
ス(X+1)を発注する信号発生回路1と、信号発生回
路1からのアドレスが供給され、特定のアドレス(X+
1)が供給される時に、第1のラッチ4及び第2のラッ
チ5の夫々にラッチパルスを出力するアドレスデコーダ
9とを備えたことを特徴とするメモリ制御回路である。
の色差データVとが夫々書込まれる第1のメモリ8、第
2のメモリ6及び第3のメモリ7と、輝度データYの複
数サンプル毎に各1サンプルの第1の色差データU及び
第2の色差データ■が時分割多重されたカラービデオデ
ータが供給され、第2のメモリ6及び第3のメモリ7に
夫々入力データを与える第1のラッチ4及び第2のラッ
チ5と、第1のメモリ8、第2のメモリ6及び第3のメ
モリ7の共通のアドレスを発注すると共に、カラービデ
オデータの第1の色差データU及び第2の色差データ■
のタイミングで第1のメモリ8、第2のメモリ6及び第
3のメモリ7のアドレス(0〜X)以外の特定のアドレ
ス(X+1)を発注する信号発生回路1と、信号発生回
路1からのアドレスが供給され、特定のアドレス(X+
1)が供給される時に、第1のラッチ4及び第2のラッ
チ5の夫々にラッチパルスを出力するアドレスデコーダ
9とを備えたことを特徴とするメモリ制御回路である。
CPUIから16ビントのデータバス2に出力された時
分割多重のコンポーネントカラービデオデータのうちの
色差データがラッチ4及びラッチ5に一旦取り込まれ、
このラッチ4及びラッチ5からメモリ6及びメモリ7に
入力される。従って、3個のメモリ6.7.8のデータ
入力は、3サンプル(24ビツト)並列のものとなり、
CPUIが1画素のカラーコンポーネント信号(Y、
U。
分割多重のコンポーネントカラービデオデータのうちの
色差データがラッチ4及びラッチ5に一旦取り込まれ、
このラッチ4及びラッチ5からメモリ6及びメモリ7に
入力される。従って、3個のメモリ6.7.8のデータ
入力は、3サンプル(24ビツト)並列のものとなり、
CPUIが1画素のカラーコンポーネント信号(Y、
U。
■)をメモリ6.7.8に書込むのに、複数回の命令を
実行しないで済む。
実行しないで済む。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第1図において、1は、CPUを示す。CPU1は、例
えばビデオテックスシステムの端末の一部を構成するも
ので、受信信号をデコードすることにより、ディジタル
のカラービデオ信号(コンポーネント信号)をデータバ
ス2に出力する。この場合、コンポーネント信号中の輝
度データYと比較して、色差データU及び色差データ■
は、変化の程度が少ない(即°ち、周波数がより低い)
ので、この色差データU、■がCPUIから出力される
回数が少なくされる。
えばビデオテックスシステムの端末の一部を構成するも
ので、受信信号をデコードすることにより、ディジタル
のカラービデオ信号(コンポーネント信号)をデータバ
ス2に出力する。この場合、コンポーネント信号中の輝
度データYと比較して、色差データU及び色差データ■
は、変化の程度が少ない(即°ち、周波数がより低い)
ので、この色差データU、■がCPUIから出力される
回数が少なくされる。
つまり、第2図Aに示すように、CPUIからデータバ
ス2に出力されるカラービデオデータは、各8ビツトの
色差データU及び■が並列で1回出力されると、次に8
ビツトの輝度データYが3回出力されるように、時分割
多重化されたデータ系列である。データバス2において
、色差データUが上位8ビツトに位置し、色差データ■
が下位8ビツトに位置し、輝度データYが上位8ビνト
に位置するようになされる。
ス2に出力されるカラービデオデータは、各8ビツトの
色差データU及び■が並列で1回出力されると、次に8
ビツトの輝度データYが3回出力されるように、時分割
多重化されたデータ系列である。データバス2において
、色差データUが上位8ビツトに位置し、色差データ■
が下位8ビツトに位置し、輝度データYが上位8ビνト
に位置するようになされる。
CPUIは、アドレスバス3に書き込みアドレスを出力
する。この書き込みアドレスがフレームメモリ6.7.
8に共通の書き込みアドレスとして供給されると共に、
アドレスデコーダ9に供給される。図示せずも、フレー
ムメモリ6.7.8と関連してメモリ制御回路が設けら
れており、このメモリ制御回路にCPUIから書き込み
パルスが供給される。フレームメモリ6.7.8の読み
出しは、メモリ制御回路(図示せず)により、画像の表
示速度でなされる。
する。この書き込みアドレスがフレームメモリ6.7.
8に共通の書き込みアドレスとして供給されると共に、
アドレスデコーダ9に供給される。図示せずも、フレー
ムメモリ6.7.8と関連してメモリ制御回路が設けら
れており、このメモリ制御回路にCPUIから書き込み
パルスが供給される。フレームメモリ6.7.8の読み
出しは、メモリ制御回路(図示せず)により、画像の表
示速度でなされる。
データバス2のデータの上位8ビツトがラッチ4に供給
されると共に、その下位8ビツトがラフチ5に供給され
る。このラッチ4は、フレームメモリ6へ書き込む色差
データUを保持するもので、う7チ5は、フレームメモ
リ7へ書き込む色差データ■を保持するものである。フ
レームメモリ8には、データバス2の上位8ビツトのデ
ータが供給され、輝度データYがフレームメモリ8に書
き込まれる。
されると共に、その下位8ビツトがラフチ5に供給され
る。このラッチ4は、フレームメモリ6へ書き込む色差
データUを保持するもので、う7チ5は、フレームメモ
リ7へ書き込む色差データ■を保持するものである。フ
レームメモリ8には、データバス2の上位8ビツトのデ
ータが供給され、輝度データYがフレームメモリ8に書
き込まれる。
第2図Aに示す16ビント並列の時分割多重されたカラ
ービデオデータがCPUIから出力されると共に、第2
図Bに示すアドレスがCPUIから出力される。フレー
ムメモリ6.7.8の夫々が0からXまでのアドレスを
存している場合、このアドレスと異なる特定のアドレス
例えば(X+1)が色差データU、Vが出力されるタイ
ミングでcpuiから出力される。このアドレス(X+
1)がフレームメモリ6.7.8に供給されても、デー
タの書き込みは、全(なされない。
ービデオデータがCPUIから出力されると共に、第2
図Bに示すアドレスがCPUIから出力される。フレー
ムメモリ6.7.8の夫々が0からXまでのアドレスを
存している場合、このアドレスと異なる特定のアドレス
例えば(X+1)が色差データU、Vが出力されるタイ
ミングでcpuiから出力される。このアドレス(X+
1)がフレームメモリ6.7.8に供給されても、デー
タの書き込みは、全(なされない。
アドレスデコーダ9は、上記の特定のアドレス(X+1
)が供給される時に第2図Cに示すようにラッチパルス
を発生する。このラッチパルスがラッチ4及びラッチ5
に供給され、その時の色差データU及び■をラッチ4及
びラッチ5の夫々が取り込む。従って、ラッチ4の出力
は、第2図りに示すように、輝度データYの1/3の割
合で変化する色差データUとなり、ラッチ5の出力は、
第2図已に示すように、輝度データYの1/3の割合で
変化する色差データUとなる。
)が供給される時に第2図Cに示すようにラッチパルス
を発生する。このラッチパルスがラッチ4及びラッチ5
に供給され、その時の色差データU及び■をラッチ4及
びラッチ5の夫々が取り込む。従って、ラッチ4の出力
は、第2図りに示すように、輝度データYの1/3の割
合で変化する色差データUとなり、ラッチ5の出力は、
第2図已に示すように、輝度データYの1/3の割合で
変化する色差データUとなる。
第2図Bに示すアドレスがOからXの範囲に含まれる場
合に、CPUIから順次出力される輝度データYがフレ
ームメモリ8に書き込まれ、ラッチ4から出力される色
差データUがフレームメモリ6に書き込まれ、ラッチ5
から出力される色差データ■がフレームメモリ7に書き
込まれる。色差データの両者は、輝度データYと比較し
て、1/3の速度でしか変化しないものとなるが、色の
変化は、輝度の変化に比較して緩やかであるので、支障
が生じない。
合に、CPUIから順次出力される輝度データYがフレ
ームメモリ8に書き込まれ、ラッチ4から出力される色
差データUがフレームメモリ6に書き込まれ、ラッチ5
から出力される色差データ■がフレームメモリ7に書き
込まれる。色差データの両者は、輝度データYと比較し
て、1/3の速度でしか変化しないものとなるが、色の
変化は、輝度の変化に比較して緩やかであるので、支障
が生じない。
上述のラッチ4及びフレームメモリ60間とラッチ5及
びフレームメモリ7の間との夫々に色差データを補間(
例えば平均値補間)する補間回路を設けても良い。
びフレームメモリ7の間との夫々に色差データを補間(
例えば平均値補間)する補間回路を設けても良い。
この発明に依れば、カラービデオデータのコンポーネン
トデータのように、CPUのデータ長より長いデータを
フレームメモリに書き込むときに、周波数の低い色差デ
ータの出力回数を減少させることにより、1画素のデー
タを複数回の命令の実行により書き込む必要がな(なり
、CPUからのデータの書き込み速度を速(することが
できる。
トデータのように、CPUのデータ長より長いデータを
フレームメモリに書き込むときに、周波数の低い色差デ
ータの出力回数を減少させることにより、1画素のデー
タを複数回の命令の実行により書き込む必要がな(なり
、CPUからのデータの書き込み速度を速(することが
できる。
m1図はこの発明の一実施例のブロック図、第2図はこ
の発明の一実施例の動作説明に用いるタイムチャートで
ある。 i:cpu、2:データバス、3ニアドレスバス、4,
5:ラッチ、6.7.8:フレームメモリ。
の発明の一実施例の動作説明に用いるタイムチャートで
ある。 i:cpu、2:データバス、3ニアドレスバス、4,
5:ラッチ、6.7.8:フレームメモリ。
Claims (1)
- 輝度データと第1の色差データと第2の色差データとが
夫々書込まれる第1のメモリ、第2のメモリ及び第3の
メモリと、上記輝度データの複数サンプル毎に各1サン
プルの上記第1の色差データ及び上記第2の色差データ
が時分割多重されたカラービデオデータが供給され、上
記第2のメモリ及び上記第3のメモリに夫々入力データ
を与える第1のラッチ及び第2のラッチと、上記第1の
メモリ、上記第2のメモリ及び上記第3のメモリの共通
のアドレスを発生すると共に、上記カラービデオデータ
の第1の色差データ及び第2の色差データのタイミング
で上記第1のメモリ、上記第2のメモリ及び上記第3の
メモリのアドレス以外の特定のアドレスを発生する信号
発生回路と、上記信号発生回路からのアドレスが供給さ
れ、上記第特定のアドレスが供給される時に、上記第1
のラッチ及び上記第2のラッチの夫々にラッチパルスを
出力するアドレスデコーダとを備えたことを特徴とする
メモリ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59224762A JPS61102895A (ja) | 1984-10-25 | 1984-10-25 | メモリ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59224762A JPS61102895A (ja) | 1984-10-25 | 1984-10-25 | メモリ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61102895A true JPS61102895A (ja) | 1986-05-21 |
Family
ID=16818833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59224762A Pending JPS61102895A (ja) | 1984-10-25 | 1984-10-25 | メモリ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61102895A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4104523A1 (de) * | 1990-02-15 | 1991-08-22 | Canon Kk | Bildverarbeitungsvorrichtung |
-
1984
- 1984-10-25 JP JP59224762A patent/JPS61102895A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4104523A1 (de) * | 1990-02-15 | 1991-08-22 | Canon Kk | Bildverarbeitungsvorrichtung |
DE4104523C2 (de) * | 1990-02-15 | 2003-12-04 | Canon Kk | Bildverarbeitungsvorrichtung |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5022090A (en) | Digital image processing apparatus for correctly addressing image memory | |
JPS61102895A (ja) | メモリ制御回路 | |
US4677432A (en) | Display apparatus | |
US4707690A (en) | Video display control method and apparatus having video data storage | |
KR100472478B1 (ko) | 메모리 억세스 제어방법 및 장치 | |
KR950009076B1 (ko) | 듀얼포트 메모리와 그 제어방법 | |
JP3104001B2 (ja) | ラインバッファ及びこれを用いた画像処理装置 | |
JPH0571113B2 (ja) | ||
JPS61139888A (ja) | 画像演算装置 | |
KR0134320B1 (ko) | 움직임 보상에서의 버퍼링 장치 | |
JPS6125187A (ja) | Crt表示制御装置 | |
KR900015038A (ko) | 이미지 스캐너의 화소 보정회로 | |
JPH0351895A (ja) | 静止画像のスクロール表示装置 | |
JPH0251198B2 (ja) | ||
JPS6352178A (ja) | 競合回避回路 | |
JPS6275490A (ja) | 任意整数倍補間拡大機能付きビデオメモリ装置 | |
JPH05314256A (ja) | 画像データ処理装置 | |
JPH01233515A (ja) | 情報処理装置 | |
KR19990048614A (ko) | 보간용 영상 데이터 처리 장치 | |
JPH02105388A (ja) | 画像用メモリ | |
JPS62229347A (ja) | 記憶回路アクセス装置 | |
JPH0198083A (ja) | フレーム・バッファ並列処理制御回路 | |
JPH04127666A (ja) | データ処理回路 | |
JPH04330490A (ja) | 画像表示装置 | |
JPS61251930A (ja) | デイジタルデ−タの処理回路 |